CN110119244A - 存储器控制器及其操作方法 - Google Patents

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CN110119244A
CN110119244A CN201811135638.0A CN201811135638A CN110119244A CN 110119244 A CN110119244 A CN 110119244A CN 201811135638 A CN201811135638 A CN 201811135638A CN 110119244 A CN110119244 A CN 110119244A
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Abstract

本发明涉及一种存储器控制器，该存储器控制器响应于来自主机的请求而控制包括多个存储器单元的半导体存储器装置的操作。在对半导体存储器装置的读取操作成功之后，存储器控制器确定待执行读取操作的选择的存储块是否已经发生渐进失效。

Description

存储器控制器及其操作方法
相关申请的交叉引用
本申请要求于2018年2月6日提交的申请号为10-2018-0014705的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置。特别地，实施例涉及一种存储器控制器及其操作方法。
背景技术
存储器装置可被形成为其中字符串水平排列的二维结构，或者被形成为其中字符串垂直排列的三维结构。为克服二维半导体存储器装置中集成度的限制，设计了三维半导体存储器装置。三维半导体存储器装置可包括垂直堆叠在半导体衬底上的多个存储器单元。响应于来自主机的请求，存储器控制器可控制存储器装置的操作。
发明内容
实施例提供了一种具有提高的可靠性的存储器控制器和存储器控制器的操作方法。根据本公开的方面，提供了一种存储器控制器，用于响应于来自主机的请求而控制包括多个存储器单元的半导体存储器装置的操作。在对半导体存储器装置的读取操作成功之后，存储器控制器确定待执行读取操作的所选择的存储块是否已经发生渐进失效。
存储器控制器可基于读取操作中使用的读取电压来确定所选择的存储块是否已经发生渐进失效。
存储器控制器可控制半导体存储器装置的操作以执行读取重试操作。当读取重试操作成功时使用的读取电压组对应于临界读取电压时，存储器控制器可确定所选择的存储块已经发生渐进失效。
当读取重试操作成功时使用的读取电压组对应于临界读取电压时，存储器控制器可控制半导体存储器装置以将存储在所选择的存储块中的有效数据移动到另一存储块。
存储器控制器可将所选择的存储块确定为垃圾收集的牺牲块，并且控制半导体存储器装置以通过垃圾收集将存储在所选择的存储块中的有效数据移动到另一存储块。
存储器控制器可通过对每一个阈值电压范围的存储器单元的数量进行计数来计算最佳读取电压，并且基于计算的最佳读取电压来控制半导体存储器装置执行读取操作。当最佳读取电压对应于临界读取电压时，存储器控制器可确定所选择的存储块已经发生渐进失效。
当计算的最佳读取电压在临界读取电压的范围内时，存储器控制器可确定所选择的存储块已经发生渐进失效。
根据本公开的方面，提供了一种操作存储器控制器的方法，该存储器控制器用于控制半导体存储器装置，该方法包括：从主机接收读取命令；控制半导体存储器装置执行对应于读取命令的读取操作；并且当对应于读取命令的读取操作成功时，基于读取操作中使用的读取电压，确定对应于读取命令的存储块是否已经发生渐进失效。
确定步骤可包括：将读取操作中使用的读取电压与预定临界读取电压进行比较；并且当读取电压对应于临界读取电压时，确定存储块已经发生渐进失效。
该方法可进一步包括，当读取电压对应于临界读取电压时，将存储在存储块中的数据移动到另一存储块。
移动步骤可包括：将存储块确定为牺牲块；并且控制半导体存储器装置对牺牲块执行垃圾收集操作。
在控制步骤中，基于读取重试表，可控制半导体存储器装置执行读取操作。
临界读取电压可包括与读取重试表的最后读取重试步骤相对应的读取电压。
控制步骤可包括：使用多个感测电压来控制半导体存储器装置以感测对应于所选择的地址的存储器单元的阈值电压；基于通过感测阈值电压而获得的结果，检测具有对应于多个电压范围的阈值电压的存储器单元的数量；将具有最小数量的存储器单元的电压范围中的电压确定为读取电压；并且基于所确定的读取电压，控制半导体存储器装置执行读取操作。
在比较步骤中，可确定所确定的读取电压是否在临界读取电压的预定范围内。
当所确定的读取电压处于临界读取电压的预定范围内时，可确定存储块已经发生渐进失效。
根据本公开的方面，提供了一种存储器系统，该存储器系统包括存储器装置和控制器。存储器装置包括第一存储块和第二存储块。控制器被配置为：通过相对于最佳读取偏置电压改变读取偏置电压来控制存储器装置对第一存储块执行读取操作；当读取操作成功时，确定最佳读取偏置电压为临界读取偏置电压；并且根据确定操作将数据从第一存储块移动至第二存储块并阻止对第一存储块的后续访问。
附图说明
现将参照附图更全面地描述各个实施例；然而，元件和特征可被布置或配置成不同于本文所示或所述的元件和特征。因此，本发明不限于本文阐述的实施例。相反地，提供这些实施例以使本公开彻底且充分，并且将实施例的范围全面地传达给本领域的技术人员。
在附图中，为了说明清楚，可放大附图的尺寸。将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。相同的附图标记始终表示相同的元件。
图1是示出存储器系统的示例的框图。
图2是示出图1的存储器控制器的框图。
图3是示出图1的半导体存储器装置的框图。
图4是示出图3的存储器单元阵列的实施例的示图。
图5是示出图3的存储块中的任意一个存储块的电路图。
图6是示出图4的存储块中的任意一个存储块的另一实施例的电路图。
图7是示出包括在图3的存储器单元阵列中的多个存储块中的任意一个存储块的实施例的电路图。
图8是示出根据本公开的实施例的存储器控制器的操作方法的流程图。
图9A、图9B和图9C是示出读取重试电压的示图。
图10是示出示例性读取重试表的示图。
图11是示出示例性读取重试方法的流程图。
图12是示出作为图8所示的操作的确定发生渐进失效的详细配置的流程图。
图13是示出图8的步骤S120的操作的另一实施例的示图。
图14是示出参照图13描述的读取电压确定方法的流程图。
图15是示出确定由图13和图14的最佳电压计算方法计算的最佳读取电压是否对应于临界电压的示图。
图16是示出图1的存储器系统的另一实施例的框图。
图17是示出图16的存储器系统的示例性应用的框图。
图18是示出包括参照图17所述的存储器系统的计算系统的框图。
具体实施方式
在下面的详细描述中，仅通过示例的方式示出和描述本公开的实施例。如本领域技术人员将认识到的，在不脱离本公开的精神或范围的情况下，所述实施例可以各种不同的方式修改。因此，附图和描述在本质上被认为是说明性而非限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者利用一个或多个置于其间的元件而间接连接或联接到另一元件。另外，除非另有说明或上下文另有要求，否则当元件被称为“包括”部件时，这表示该元件可进一步包括一个或多个其它部件，而非排除这种其它部件。而且，在整个说明书中，对“实施例”等的参考不一定仅针对一个实施例，并且对“实施例”等的不同参考不一定针对相同的实施例。
将参照附图详细描述本公开的各个实施例。相同的附图标记用于表示与其它附图中示出的元件相同的元件。在下面的描述中，可仅描述理解根据实施例的操作所必需的部分；可省略对已知技术材料的描述，以便不会混淆实施例的重要技术方案。
图1是示出存储器系统的示例的框图。
参照图1，存储器系统1000包括半导体存储器装置100和存储器控制器1100。
半导体存储器装置100在存储器控制器1100的控制下操作。更具体地，半导体存储器装置100响应于来自存储器控制器1100的写入请求将数据写入到存储器单元阵列中。当从存储器控制器1100接收到作为写入请求的写入命令、地址和数据时，半导体存储器装置100将数据写入由地址表示的存储器单元中。
半导体存储器装置100响应于来自存储器控制器1100的读取请求执行读取操作。当接收到读取命令和地址作为来自存储器控制器1100的读取请求，半导体存储器装置100从由该地址表示的存储器单元读取数据并将读取的数据输出到存储器控制器1100。
半导体存储器装置100可以是NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。而且，本公开的半导体存储器装置100可以三维阵列结构来实施。本公开不仅可应用于其中电荷存储层配置有浮栅(FG)的闪速存储器装置，而且可应用于其中电荷存储层配置有绝缘层的电荷撷取闪存(CTF)。
存储器控制器1100联接在半导体存储器装置100与主机300之间。存储器控制器1100将主机300和半导体存储器装置100接口连接。存储器控制器1100可在主机300的控制下向半导体存储器装置100传输写入请求或读取请求。
图2是示出图1的存储器控制器1100的框图。
参照图2，存储器控制器1100包括随机存取存储器(RAM)210、控制电路220和错误校正码(ECC)电路230。
RAM 210在控制电路220的控制下操作，并且可用作工作存储器、缓冲存储器、高速缓冲存储器等。当RAM 210用作工作存储器时，RAM 210可临时存储由控制电路220处理的数据。当RAM 210用作缓冲存储器时，RAM 210可对待从主机(未示出)传输到半导体存储器装置100或从半导体存储器装置100传输到主机的数据进行缓冲。当RAM 210用作高速缓冲存储器时，RAM 210可允许低速的半导体存储器装置100高速进行操作。
控制电路220被配置为控制半导体存储器装置100的读取操作、编程操作、擦除操作和后台操作。控制电路220被配置为驱动用于控制半导体存储器装置100的固件。
控制电路220可通过闪存转换层(FTL)(未示出)将主机提供的逻辑地址转换成物理地址。具体地，FTL可使用映射表接收逻辑地址，并将逻辑地址转换成物理地址。逻辑地址可以是逻辑块地址，物理地址可以是物理页面编号。根据映射单位，存在多个FTL地址映射方法。代表性的地址映射方法包括页面映射方法、块映射方法和混合映射方法。
ECC电路230生成奇偶校验，该奇偶校验是待被编程的数据的ECC。而且，ECC电路230可使用奇偶校验来校正感测到的页面数据的错误。
在各个实施例中，ECC电路230可将待编程的数据划分成多个单元(块)，并且生成每一个数据单元的奇偶校验。可选地，ECC电路230可生成待编程的所有数据的奇偶校验。
在编程操作中，当ECC电路230生成添加了奇偶校验位的写入数据并将写入数据传输到控制电路220时，控制电路220将编程命令、写入数据和物理地址传输到半导体存储器装置100。
在读取操作中，半导体存储器装置100响应于读取命令从具有选择的物理地址的页面读取页面数据，并将读取的页面数据传输到存储器控制器1100。
ECC电路230在控制电路220的控制下确定页面数据中是否包括错误。例如，ECC电路230使用奇偶校验来校正错误。ECC电路230可通过使用编码调制来校正错误，该编码调制包括低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose,Chaudhuri andHocquenghem，BCH)码、涡轮码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)、汉明码等中的任意一种。
通常，当奇偶校验位的数量增加时，可校正错误位的数量增加。因此，相对于包括大量奇偶校验位的页面数据，可校正大量的错误位。当页面数据中错误位的数量超过设置数量时，可能会解码失败。当页面数据中错误位的数量小于或等于设置数量时，可能会解码成功。
解码成功表示对应的读取命令已经通过。解码失败表示对应的读取命令已经失败。当解码成功时，存储器控制器1100向主机输出错误校正的页面数据。
图3是示出图1的半导体存储器装置的示例的框图。
参照图3，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读取/写入电路130、控制逻辑140以及电压发生器150。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过字线WL联接到地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm联接到读取/写入电路130。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施例中，多个存储器单元是非易失性存储器单元，其可配置有垂直通道结构。存储器单元阵列110可配置有二维结构。在一些实施例中，存储器单元阵列110可配置有三维结构。包括在存储器单元阵列110中的多个存储器单元中的每一个可存储至少一位的数据。在实施例中，多个存储器单元中的每一个可以是存储一位数据的单层单元(SLC)。在另一实施例中，多个存储器单元中的每一个可以是存储两位数据的多层单元(MLC)。在另一实施例中，多个存储器单元中的每一个可以是存储三位数据的三层单元。在另一实施例中，多个存储器单元中的每一个可以是存储四位数据的四层单元。在一些实施例中，存储器单元阵列110可包括多个存储器单元，其中每一个存储器单元存储五位或更多位数据。
地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150作为驱动存储器单元阵列110的外围电路来操作。地址解码器120通过字线WL联接到存储器单元阵列110。地址解码器120响应于控制逻辑140的控制进行操作。地址解码器120通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)接收地址。
地址解码器120对接收到的地址中的块地址进行解码。地址解码器120根据解码的块地址来选择至少一个存储块。在读取操作期间的读取电压施加操作中，地址解码器120将通过电压发生器150生成的读取电压Vread施加到所选择的存储块中的选择的字线，并且将通过电压Vpass施加到其它未选择的字线。在编程验证操作期间，地址解码器120将通过电压发生器150生成的验证电压施加到所选择的存储块中所选择的字线，并且将通过电压Vpass施加到其它未选择的字线。
地址解码器120被配置为对接收到的地址中的列地址进行解码。地址解码器120将解码的列地址传输到读取/写入电路130。
半导体存储器装置100的读取和编程操作都以页面为单位进行。在读取操作和编程操作的请求中接收到的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储块和一个字线。列地址通过地址解码器120进行解码以提供给读取/写入电路130。
地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。
读取/写入电路130包括多个页面缓冲器PB1至PBm。读取/写入电路130可在存储器单元阵列110的读取操作中作为“读取电路”来操作，并且在存储器单元阵列110的写入操作中作为“写入电路”来操作。多个页面缓冲器PB1至PBm通过位线BL1至BLm联接到存储器单元阵列110。为了在读取操作和编程验证操作中感测存储器单元的阈值电压，多个页面缓冲器PB1至PBm感测根据对应存储器单元的编程状态流动的电流量的变化，同时连续地向联接到存储器单元的位线提供感测电流，并将感测到的变化作为感测数据锁存。读取/写入电路130响应于从控制逻辑140输出的页面缓冲器控制信号进行操作。
在读取操作中，读取/写入电路130通过感测存储器单元的数据来临时存储读取数据，然后将数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在示例性实施例中，除页面缓冲器(或页面寄存器)以外，读取/写入电路130还可包括列选择电路等。
控制逻辑140联接到地址解码器120、读取/写入电路130以及电压发生器150。控制逻辑140通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140被配置为响应于控制信号CTRL来控制半导体存储器装置100的全部操作。而且，控制逻辑140输出用于控制多个页面缓冲器PB1至PBm的感测节点预充电电势电平的控制信号。控制逻辑140可控制读取/写入电路130执行存储器单元阵列110的读取操作。
在读取操作中，电压发生器150响应于从控制逻辑140输出的控制信号生成读取电压Vread和通过电压Vpass。为了生成具有各种电压电平的多个电压，电压发生器150可包括用于接收内部电源电压的多个泵浦电容器，并且在控制逻辑140的控制下通过选择性地激活多个泵浦电容器来生成多个电压。
地址解码器120、读取/写入电路130和电压发生器150可用作对存储器单元阵列110执行读取操作、写入操作和擦除操作的“外围电路”。外围电路在控制逻辑140的控制下对存储器单元阵列110执行读取操作、写入操作和擦除操作。
图4是示出图3的存储器单元阵列的实施例的示图。
参照图4，存储器单元阵列110包括多个存储块BLK1至BLKz。每一个存储块具有三维结构。每一个存储块包括堆叠在衬底上方的多个存储器单元。多个存储器单元沿+X、+Y和+Z方向布置。将参照图5和图6更详细地描述每一个存储块的结构。
图5是示出图3的存储块BLK1至BLKz中的任意一个存储块BLKa的电路图。
参照图5，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形。在存储块BLKa中，在行方向(即，+X方向)上布置了m个单元串。在图5中，示出了在列方向(即，+Y方向)上布置了两个单元串。然而，这是为了便于说明清楚，将理解的是，可在列方向上布置三个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可具有彼此相似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可在每一个单元串中设置用于提供沟道层的柱(pillar)。在实施例中，可在每一个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每一个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图5中，第一行上的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在另一实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到一个源极选择线。
每一个单元串的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可被划分成第一至第p存储器单元MC1至MCp与第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp被顺序地布置在-Z方向上，并且串联联接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn被顺序地布置在+Z方向上，并且串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn通过管道晶体管PT联接。每一个单元串的第一至第n存储器单元MC1至MCn的栅电极分别联接到第一至第n字线WL1至WLn。
每一个单元串的管道晶体管PT的栅极联接到管线PL。
每一个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
在列方向上布置的单元串联接到在列方向上延伸的位线。在图5中，第一列上的单元串CS11和CS21联接到第一位线BL1。第m列上的单元串CS1m和CS2m联接到第m位线BLm。
联接到布置在行方向上的单元串中的相同字线的存储器单元构成一个页面。例如，在第一行上的单元串CS11至CS1m中，联接到第一字线WL1的存储器单元构成一个页面。在第二行上的单元串CS21至CS2m中，联接到第一字线WL1的存储器单元构成另一页面。当选择了漏极选择线DSL1和DSL2中的任意一个时，布置在一个行方向上的单元串可被选择。当选择了字线WL1至WLn中的任意一个时，可以在所选择的单元串中选择一个页面。
在另一实施例中，可提供偶数位线和奇数位线代替第一至第m位线BL1至BLm。另外，在行方向上布置的单元串CS11至CS1m或CS21至CS2m中的偶数编号的单元串可分别联接到偶数位线，在行方向上布置的单元串CS11至CS1m或CS21至CS2m中的奇数编号的单元串可分别联接到奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚拟存储器单元。例如，可提供虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，可提供虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当提供较多数量的虚拟存储器单元时，提高了存储块BLKa的操作的可靠性。另一方面，存储块BLKa的尺寸增大。当提供较少数量的虚拟存储器单元时，存储块BLKa的尺寸减小。另一方面，可能使存储块BLKa的操作的可靠性劣化。
为了有效地控制虚拟存储器单元，每一个虚拟存储器单元可具有所需的阈值电压。在存储块BLKa的擦除操作之前或之后，可对全部或部分虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加到联接到各个虚拟存储器单元的虚拟字线的电压，使得虚拟存储器单元可以具有所需的阈值电压。
图6是示出图4的存储块BLK1至BLKz中的任意一个存储块的另一实施例BLKb的电路图。
参照图6，存储块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'的每一个沿+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括在存储块BLKb下方的衬底(未示出)上堆叠的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
每一个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCn之间。布置在相同行上的单元串的源极选择晶体管联接到相同的源极选择线。布置在第一行上的单元串CS11'至CS1m'的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行上的单元串CS21'至CS2m'的源极选择晶体管联接到第二源极选择线SSL2。在另一实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可共同联接到一个源极选择线。
每一个单元串的第一至第n存储器单元MC1至MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅电极分别联接到第一至第n字线WL1至WLn。
每一个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21'至CS2m'的漏极选择晶体管联接到第二漏极选择线DSL2。
因此，图6的存储块BLKb具有类似于图5的存储块BLKa的电路，除了管道晶体管PT被排除在图6的存储块BLKb中的每一个串之外。
在另一实施例中，可提供偶数位线和奇数位线代替第一至第m位线BL1至BLm。另外，在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m’中的偶数编号的单元串可分别联接到偶数位线，在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'中的奇数编号的单元串可分别联接到奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚拟存储器单元。例如，可提供虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，可提供虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当提供较多数量的虚拟存储器单元时，提高了存储块BLKb的操作的可靠性。另一方面，存储块BLKb的尺寸增大。当提供较少数量的虚拟存储器单元时，存储块BLKb的尺寸减小。另一方面，可能使存储块BLKb的操作的可靠性劣化。
为了有效地控制虚拟存储器单元，每一个虚拟存储器单元可具有所需的阈值电压。在存储块BLKb的擦除操作之前或之后，可对全部或部分虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加到联接到各个虚拟存储器单元的虚拟字线的电压，使得虚拟存储器单元可具有所需的阈值电压。
图7是示出图3的存储器单元阵列110中的多个存储块BLK1至BLKz中的任意一个存储块BLKc的实施例的电路图。
参照图7，存储块BLKc包括多个串CS1至CSm。多个串CS1至CSm可分别联接到多个位线BL1至BLm。多个串CS1至CSm中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可具有相似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可在每一个单元串中设置用于提供沟道层的柱。在实施例中，可在每一个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每一个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCn之间。
每一个单元串的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
每一个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MC1至MCn之间。
联接到相同字线的存储器单元构成一个页面。当选择了漏极选择线DSL时，单元串CS1至CSm可被选择。当选择了字线WL1至WLn中的任意一个时，所选择的单元串中的一个页面可被选择。
在另一实施例中，可提供偶数位线和奇数位线代替第一至第m位线BL1至BLm。布置的单元串CS1至CSm中的偶数单元串可分别联接到偶数位线，并且单元串CS1至CSm中的奇数单元串可分别联接到奇数位线。
如图4至图6所示，半导体存储器装置100的存储器单元阵列110可配置为具有三维结构。可选地，如图7所示，半导体存储器装置100的存储器单元阵列110可配置为具有二维结构。
图8是示出根据本公开的实施例的存储器控制器1100的操作方法的流程图。
参照图8，根据本公开的实施例的存储器控制器的操作方法包括：从主机300接收读取命令的步骤S110；通过计算最佳读取电压来控制半导体存储器装置100的读取操作的步骤S120；确定读取操作是否已经成功的步骤S130；当读取操作不成功时，确定读取操作已经失败的步骤S140；以及当读取操作成功时，基于读取操作中使用的读取电压来确定存储块是否已经发生渐进失效的步骤S150。
在步骤S110中，存储器控制器1100从主机300接收读取命令。更具体地，主机300可将读取命令与待读取的数据的逻辑地址一起传输到半导体存储器装置100。
在步骤S120中，存储器控制器1100可控制半导体存储器装置100的读取操作以响应于读取命令来执行读取操作。在此过程中，存储器控制器1100可计算最佳读取电压，并基于计算的最佳读取电压来控制半导体存储器装置100执行读取操作。
可使用各种方法来执行在步骤S120中执行的对最佳读取电压的计算。作为示例，存储器控制器1100可在参考读取重试表顺序地改变读取电压的同时计算最佳读取电压。作为另一示例，存储器控制器1100可通过多个感测电压来感测存储器单元的阈值电压，并且基于具有对应于多个电压范围的阈值电压的存储器单元的数量来计算最佳读取电压。下面将参照附图描述步骤S120中计算最佳读取电压的方法的示例。
根据通过执行步骤S120获得的结果，在步骤S130中，确定半导体存储器装置100的读取操作是已经成功还是失败。当即使通过计算最佳读取电压来执行读取操作、半导体存储器装置100的读取操作也没有最终成功(步骤S130中为“否”)时，在步骤S140中，确定读取操作已经失败。这可以表示不可校正的错误，例如，通过错误校正码(UECC)不可校正的错误。最终无法从主机读取对应于读取命令的数据。
当读取操作成功(步骤S130中为“是”)，即通过在步骤S120中计算最佳读取电压来执行读取操作而获得成功结果时，读取数据可被传输到主机300。当读取操作成功时，在步骤S150中，基于读取操作中使用的读取电压，确定存储读取数据的存储块是否已经发生渐进失效。
在半导体存储器装置被完全制造之后，执行测试过程以检查半导体存储器装置的制造状态、性能和可靠性。在测试过程的初始阶段发生失效的存储块被确定为初始坏块。即使当半导体存储器装置通过测试过程时，也可能在半导体存储器装置用在后续过程时出现缺陷或失效。在半导体存储器装置的使用中出现的缺陷或失效被称为渐进失效或渐进缺陷。可能由于半导体存储器装置的制造过程中引起的缺陷或由于半导体存储器装置操作期间重复的写入/擦除操作而发生渐进失效。例如，当重复写入/擦除操作时，存储器单元的阈值电压分布发生劣化，并且难以读取数据。当错误地读取某些存储器单元的数据达到一定程度时，可由ECC电路230校正数据。然而，当存储器单元的阈值电压分布被劣化到即使通过ECC电路230也无法校正数据的程度时，不能再使用对应的读取目标存储块。这种存储块被确定为其中发生渐进失效的存储块。
在通常情况下，当读取操作最终失败时，对应的存储块被确定为其中发生渐进失效的存储块。不能再使用被确定为已经发生渐进失效的存储块。然而，当读取操作失败时，存储在对应的存储块中的数据由于这种块中的渐进失效而无法得到恢复。因此，无法确保存储器系统的可靠操作。
根据本公开的实施例，当通过计算最佳读取电压对读取目标存储块的读取操作成功时，确定计算的最佳读取电压是否对应于临界读取电压。当计算的最佳读取电压对应于临界读取电压时，认为读取目标存储块的寿命几乎期满。并且，即使当对读取目标存储块的当前读取操作成功时，也预先确定读取目标存储块中已经发生渐进失效。因此，在由于读取目标存储块中实际上发生渐进失效而导致读取失败之前，存储在读取目标存储块中的数据被移动到另一存储块。因此，被认为寿命几乎期满的读取目标存储块被预期确定为其中发生渐进失效的存储块，并且存储在该读取目标存储块中的数据可被预先移动到另一存储块。因此，可确保存储器系统的可靠操作。
下面将参照图12描述图8所示的步骤S150的详细配置。
图9A、图9B和图9C是示出读取重试电压的示图。
读取重试表示当使用读取电压组执行读取操作时，在改变特定读取电压组的同时重复读取操作的方法。为此，存储器控制器1100参考读取重试表。读取重试表最初可被存储在半导体存储器装置100的存储器单元阵列110中。当驱动存储器系统1000时，存储在存储器单元阵列110中的读取重试表可被加载到存储器控制器1100的RAM 210。存储器控制器1100基于加载到RAM 210的读取重试表来确定待在读取操作中使用的读取电压。所确定的读取电压或其信息可通过设置参数操作而被传输到半导体存储器装置100。半导体存储器装置100将从存储器控制器1100传输的确定的读取电压或其信息存储在寄存器中，并且在读取操作中使用这种电压或信息。
当作为读取操作结果读取的数据被传输到存储器控制器1100时，数据的错误通过ECC电路230校正。当错误被ECC电路230校正时，读取操作成功，并且校正了错误的数据可从存储器控制器1100传输到主机300。当通过ECC电路230进行的错误校正失败时，存储器控制器1100参考读取重试表改变读取电压。因此，存储在半导体存储器装置100的寄存器中的所确定的读取电压或其信息可通过设置参数操作而改变。半导体存储器装置100通过改变的读取电压来执行读取操作。作为读取操作结果读取的数据被传输到存储器控制器1100，使得可通过ECC电路230执行错误校正操作。通过重复上述进程，可在改变读取电压的同时执行读取操作，直到读取操作成功。
参照图9A，示出了待执行读取操作的存储块的阈值电压分布。特别地，图9A中示出了状态符合要求的存储块的阈值电压分布。在图9A的示例中，示出了存储器单元阵列中的多个存储器单元的阈值电压分布，这些存储器单元是每一个都存储两位数据的多层单元(MLC)。
如图9A所示，通过第一读取电压组Vr11、Vr21和Vr31执行读取操作。因为存储块的阈值电压分布符合要求，所以使用图9A所示的第一读取电压组Vr11、Vr21和Vr3，读取操作成功。
参照图9B，示出了当重复执行一定次数的编程/擦除操作时存储块的阈值电压分布。例如，图9B可示出通过执行100次编程/擦除操作而获得的存储块的阈值电压分布。当对存储块重复执行编程/擦除操作时，存储器单元的电荷存储特性由于电压应力而改变。根据图9B所示的阈值电压分布，当通过图9A中施加的第一读取电压组Vr11、Vr21和Vr31执行读取操作时，错误校正可能会失败。因此，通过第二读取电压组Vr12、Vr22和Vr32执行读取操作。
从存储器控制器1100的角度来看，在根据图9B所示的阈值电压分布的存储块的读取操作中，存储器控制器1100可控制半导体存储器装置100使用第一读取电压组Vr11、Vr21和Vr31执行读取操作。当作为通过第一读取电压组Vr11、Vr21和Vr31执行读取操作而获得的结果、错误校正失败时，存储器控制器1100可参考读取重试表将读取电压改变为第二读取电压组Vr12、Vr22和Vr32。作为通过第二读取电压组Vr12、Vr22和Vr32执行读取操作而获得的结果、错误校正成功，并且读取操作最终成功。
参照图9C，示出了当更多地重复执行编程/擦除操作时存储块的阈值电压分布。例如，图9C可示出当执行约500次编程/擦除操作时存储块的阈值电压分布。根据图9C所示的阈值电压分布，当通过图9A中施加的第一读取电压组Vr11、Vr21和Vr31或图9B中施加的第二读取电压组Vr12、Vr22和Vr32执行读取操作时，错误校正可能失败。因此，通过第三读取电压组Vr13、Vr23和Vr33执行读取操作。
从存储器控制器1100的角度来看，在根据图9C所示的阈值电压分布的存储块的读取操作中，存储器控制器1100可首先控制半导体存储器装置100使用第一读取电压组Vr11、Vr21和Vr31执行读取操作。当作为通过第一读取电压组Vr11、Vr21和Vr31执行读取操作而获得的结果、错误校正失败时，存储器控制器1100可参考读取重试表将读取电压改变为第二读取电压组Vr12、Vr22和Vr32。当作为通过第二读取电压组Vr12、Vr22和Vr32执行读取操作而获得的结果、错误校正失败时，存储器控制器1100可参考读取重试表将读取电压改变为第三读取电压组Vr13、Vr23和Vr33。作为通过第三读取电压组Vr13、Vr23和Vr33执行读取操作而获得的结果、错误校正成功，并且读取操作最终成功。
图10是示出示例性读取重试表的示图。
参照图10，示出了根据读取重试步骤施加的读取电压组。根据图10的实施例，示出了对多层单元(MLC)的读取操作中使用的读取电压组。然而，这仅仅是示例；相对于单层单元(SLC)、三层单元(TLC)或存储其它各种位的数据的存储器单元，可类似于图10来配置读取重试表。
在第一读取重试步骤STEP 1中，半导体存储器装置100根据第一读取电压组Vr11、Vr21和Vr31执行读取操作。更具体地，存储器控制器1100控制半导体存储器装置100的操作以根据第一读取电压组Vr11、Vr21和Vr31执行读取操作。
当作为通过根据第一读取电压组Vr11、Vr21和Vr31执行读取操作而获得的结果、错误校正失败时，存储器控制器1100参考读取重试表来识别在第二读取重试步骤STEP 2中施加的第二读取电压组Vr12、Vr22和Vr32，并将该第二读取电压组Vr12、Vr22和Vr32传输到半导体存储器装置100。
当作为根据第二读取电压组Vr12、Vr22和Vr32执行读取操作而获得的结果、错误校正失败时，存储器控制器1100参考读取重试表来识别在第三读取重试步骤STEP 3中施加的第三读取电压组Vr13、Vr23和Vr33，并将该第三读取电压组Vr13、Vr23和Vr33传输到半导体存储器装置100。
可重复上述步骤，直到在作为通过根据改变的读取电压组执行读取操作而获得的结果、错误校正成功。然而，当即使在由读取重试表定义的所有读取重试步骤执行读取操作、错误校正也失败时，可确定读取操作已经失败。
图10中定义的读取重试表定义了第K读取重试步骤STEP K。当作为通过第K读取重试步骤STEP K执行读取操作而获得的结果、错误校正成功时，认为读取目标存储块的寿命几乎期满。这是因为，通过应用由读取重试表定义的所有K个读取重试步骤而获得的结果、错误校正勉强成功。也就是说，当作为通过第K读取重试步骤STEP K对读取目标存储块执行读取操作而获得的结果、错误校正成功时，即使对读取目标存储块的当前读取操作成功，但也可能在后续读取操作期间，存储在读取目标存储块中的数据存在读取失败的风险。
因此，当作为通过第K读取重试步骤STEP K对读取目标存储块执行读取操作而获得的结果、错误校正成功时，可确定读取目标存储块已经发生渐进失效。
也就是说，根据本公开的实施例，在基于读取重试的读取操作中，当在读取操作中使用的读取电压是对应于读取重试表的最后一个步骤的读取电压时，即使当对读取目标存储块的当前读取操作成功时，也预先确定读取目标存储块已经发生渐进失效，并且在由于读取目标存储块中实际上发生渐进失效而导致读取失败之前，将存储在读取目标存储块中的数据移动到另一存储块。因此，可以保护存储在读取目标存储块中的数据。因此，可以提高存储器系统1000的操作可靠性。
上述示例示出了，仅当作为通过第K读取重试步骤STEP K执行读取操作而获得的结果、错误校正成功时，确定读取目标存储块已经发生渐进失效。然而，如图10的阴影部分所示，即使当作为通过除第K读取重试步骤STEP K以外的第(K-1)读取重试步骤STEP(K-1)执行读取操作而获得的结果、错误校正成功时，也可确定读取目标存储块已经发生渐进失效。
虽然在图10中示出了其中确定存储块相对于仅仅两个读取重试步骤已经发生渐进失效的实施例，但可确定的是，相对于三个或更多个读取重试步骤，存储块已经发生渐进失效。
例如，可确定的是，相对于三个读取重试步骤，存储块已经发生渐进失效。当错误校正成功的读取重试步骤属于第(K-2)至第(K)读取重试步骤STEP(K-2)至STEP K中的任意一个时，在读取操作成功之后确定读取目标存储块已经发生渐进失效，并且将存储在读取目标存储块中的数据移动到另一存储块。
图11是示出示例性读取重试方法的流程图。图11的流程图示出了图8所示的步骤S120的实施例。
在步骤S210中，基于当前设置的读取电压感测具有对应于读取命令的物理地址的数据。例如，基于图10所示的第一读取电压组Vr11、Vr21和Vr31来感测具有对应于读取命令的物理地址的数据。
感测的数据被传输到存储器控制器1100的ECC电路230。在步骤S220中，ECC电路230对感测数据执行错误校正操作。随后，在步骤S230中，确定错误校正是否已经成功。
当错误校正成功(步骤S230中为“是”)时，在步骤S270中，确定读取操作已经最终成功，并且可结束根据读取重试的读取操作。
当错误校正失败(步骤S230中为“否”)时，在步骤S240中，存储器控制器1100参考读取重试表。首先，在步骤S250中，确定是否存在可执行的读取重试步骤。因为在先前的读取操作中使用了第一读取电压组Vr11、Vr21和Vr31，所以存在可执行的第二读取重试步骤STEP 2(步骤S250中为“是”)。在步骤S280中，基于读取重试表改变读取电压。因此，读取电压被改变为第二读取电压组Vr12、Vr22和Vr32。随后，可根据改变的读取电压来执行读取操作和错误校正操作。通过重复上述进程，可执行读取重试步骤。
当不存在可执行读取重试步骤(步骤S250中为“否”)时，读取重试方法继续前进至步骤S260。在图10的示例中，当根据第K读取重试步骤STEP K，相对于通过第K读取电压组Vr1K、Vr2K和Vr3K感测的数据、错误校正失败时，不存在可执行读取电压。因此，在步骤S260中，可确定读取操作已经最终失败。
图12是示出图8所示的确定发生渐进失效的步骤的详细配置的流程图。图12示出了图8所示的步骤S150的实施例。
参照图12，在步骤S310中，将计算的最佳读取电压(例如，在图8的步骤S120中获得的最佳读取电压)与预定临界读取电压进行比较。临界读取电压可对应于在存储块的寿命几乎期满时通常表示的阈值电压分布。例如，临界读取电压可对应于图10的第K读取电压组Vr1K、Vr2K和Vr3K或第(K-1)读取电压组Vr1(K-1)、Vr2(K-1)和Vr3(K-1)。
在步骤S320中，确定最佳读取电压是否对应于临界读取电压。例如，在图10中，当临界读取电压对应于第K读取电压组Vr1K、Vr2K和Vr3K或第(K-1)读取电压组Vr1(K-1)、Vr2(K-1)和Vr3(K-1)时，最佳读取电压可对应于临界读取电压。因为通过第K或第(K-1)读取重试步骤读取操作成功，所以预先确定读取目标存储块已经发生渐进失效。
当最佳读取电压不对应于临界读取电压(步骤S320中为“否”)时，确定读取目标存储块未发生渐进失效，因此结束步骤S150。
当最佳读取电压对应于临界读取电压(步骤S320中为“是”)时，在步骤S330中，将存储在待执行读取操作的读取目标存储块中的数据移动到另一存储块。可以各种方式执行步骤S330。作为示例，读取目标存储块可被选择为垃圾收集的牺牲块。因此，执行垃圾收集，使得读取目标存储块的有效数据可被移动到另一存储块。作为另一示例，读取目标存储块的全部有效数据可通过生成读取命令来读取，并且读取数据可通过生成编程命令而被写入另一存储块中。
在存储在读取目标存储块中的数据被移动之后，在步骤S340中，确定所选择的存储块已经发生渐进失效。由于步骤S340，以后可能不会再使用该读取目标存储块。
图13是示出图8的步骤S120的另一实施例的示图。如上所述，可通过图11所示的读取重试方法来执行图8的步骤S120。然而，可通过图13所示的最佳电压计算方法来执行图8的步骤S120。
可顺序地使用多个电压Vra、Vrb、Vrc和Vrd，以便确定第i编程状态Pi和第(i+1)编程状态Pi+1之间的最佳读取电压。当施加多个电压Vra、Vrb、Vrc和Vrd时，可计算每一个阈值电压范围中存在的存储器单元的数量。
例如，可通过以下方法来计算阈值电压属于范围Vra至Vrb的存储器单元的数量。当施加电压Vra时断开的存储器单元的数量等于分布在图13中电压Vra右侧的存储器单元的数量，并且当施加电压Vra时接通的存储器单元的数量等于分布在图13中电压Vra左侧的存储器单元的数量。另外，当施加电压Vrb时断开的存储器单元的数量等于分布在图13中电压Vrb右侧的存储器单元的数量，并且当施加电压Vrb时接通的存储器单元的数量等于分布在图13中电压Vrb左侧的存储器单元的数量。
因此，可通过从施加电压Vra时断开的存储器单元的数量中减去施加电压Vrb时断开的存储器单元的数量来计算处于范围Vra至Vrb中的存储器单元的数量。可选地，可通过从施加电压Vrb时接通的存储器单元的数量中减去施加电压Vra时接通的存储器单元的数量来获得相同的结果。
以这种方式，通过计算处于范围Vra至Vrb、Vrb至Vrc和Vrc至Vrd中的每一个中的存储器单元的数量来选择包括最小数量的存储器单元的范围。在图13中，可选择范围Vrb至Vrc。将所选择的范围中的适当电压确定为最佳读取电压Vro。作为示例，可将最佳读取电压Vro确定为范围Vrb至Vrc的中间值。可将最佳读取电压Vro确定为电压Vrb和Vrc的平均值。
图14是示出参照图13描述的读取电压确定方法的流程图。
在步骤S410中，使用确定范围内的多个感测电压来感测对应于所选择的地址的存储器单元的阈值电压。如参照图13所述，将多个电压Vra、Vrb、Vrc和Vrd顺序地施加到待读取的所选择的存储器单元，并且感测当多个电压Vra、Vrb、Vrc和Vrd中的每一个被施加时存储器单元是接通还是断开。
随后，在步骤S430中，基于通过感测阈值电压所获得的结果，检测具有与多个电压范围中的每一个相对应的阈值电压的存储器单元的数量。如参照图13所述，可计算处于范围Vra至Vrb、Vrb至Vrc和Vrc至Vrd中的每一个中的存储器单元的数量。
随后，在步骤S450中，将与具有最小数量的存储器单元的阈值电压范围相对应的电压确定为最佳读取电压。在步骤S450中，确定具有最小数量的存储器单元的阈值电压范围。在图13的示例中，可选择范围Vrb至Vrc。随后，确定处于Vrb至Vrc范围中的最佳读取电压。作为示例，可将范围Vrb至Vrc的中间值确定为最佳读取电压Vro。可以各种方式来执行用于确定Vrb至Vrc范围内的最佳读取电压的方法。
当确定了最佳读取电压Vro时，可基于所确定的最佳读取电压来执行对半导体存储器装置的读取操作。虽然在图13中示出了确定多个最佳读取电压中的一个读取电压的方法，但是可以这种方式确定其它的最佳读取电压。作为示例，在针对多层单元(MLC)的读取电压的情况下，可通过图13所示的方法确定三个读取电压。作为另一示例，在针对三层单元(TLC)的读取电压的情况下，可通过图13所示的方法确定七个读取电压。
如上所述，根据本公开的实施例，可使用参照图9A至图11描述的读取重试方法来执行或可使用参照图13和图14描述的最佳电压计算方法来执行通过计算图8所示的最佳读取电压来控制对半导体存储器装置的读取操作的步骤S120。
图15是示出确定由图13和图14的最佳电压计算方法计算的最佳读取电压是否对应于临界读取电压的步骤的示图。更具体地，图15中示出了图12的步骤S310和S320的示例。
当如参照图13和图14所述确定最佳读取电压(图8的步骤S120)并且读取操作通过所确定的最佳读取电压而成功(图8的步骤S130)时，将基于如参照图12所述的最佳读取电压来确定读取目标存储块是否已经发生渐进失效。为此，在步骤S310中，将所确定的最佳读取电压与预定临界读取电压进行比较。在上述读取重试方法中，图10所示的第(K-1)读取电压组Vr1(K-1)、Vr2(K-1)和Vr3(K-1)或第K读取电压组Vr1K、Vr2K和Vr3K对应于临界读取电压。
根据通过图13和图14确定最佳读取电压的方法的临界读取电压Vcr也可以是预定的，例如通过实验确定。临界读取电压Vcr可被预定为与寿命几乎期满的存储块的阈值电压分布相对应的电压。例如，临界读取电压Vcr可以是等于第K读取电压组Vr1K、Vr2K和Vr3K中的任意一个的电压。
当参照图13和图14所述计算的最佳读取电压存在于临界读取电压Vcr的范围值Δd内时，在图12的步骤S320中，确定最佳读取电压对应于临界读取电压。当参照图13和图14所述计算的最佳读取电压处于临界读取电压Vcr的范围值Δd以外时，在图12的步骤S320中，确定最佳读取电压不对应于临界读取电压。
作为示例，在图15中，当最佳读取电压被计算为电压Vro1时，确定最佳读取电压Vro1不对应于临界读取电压Vcr。这是因为在计算的最佳读取电压和临界读取电压Vcr之间存在明显的差异。因此，确定读取目标存储块尚未发生渐进失效。
作为另一示例，在图15中，当最佳读取电压被计算为电压Vro2时，确定Vro2对应于临界读取电压Vcr。这是因为计算的最佳读取电压和临界读取电压Vcr存在于相似的范围内。因此，在步骤S330中，存储在读取目标存储块中的数据被移动到另一存储块，并且在步骤S340中，确定读取目标存储块已经发生渐进失效。
图16是示出图1的存储器系统的另一实施例1000的框图。
参照图16，存储器系统1000包括半导体存储器装置100和存储器控制器1100。半导体存储器装置100可以是参照图1和图3描述的半导体存储器装置，并且存储器控制器1100可以是参照图1和图2描述的存储器控制器。因此，下面省略了对这些元件的重复描述。
存储器控制器1100联接到主机(Host)和半导体存储器装置100。存储器控制器1100对应于图1和图2的存储器控制器1100。存储器控制器1100被配置为响应于来自主机的请求访问半导体存储器装置100。例如，存储器控制器1100被配置为控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。存储器控制器1100被配置为提供半导体存储器装置100与主机之间的接口连接。存储器控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
存储器控制器1100包括随机存取存储器(RAM)1110、处理器1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110可对应于图2的RAM 210。RAM 1110被用作处理器1120的工作存储器、半导体存储器装置100和主机之间的高速缓冲存储器以及半导体存储器装置100和主机之间的缓冲存储器中的至少一个。处理器1120控制存储器控制器1100的全部操作。处理单元1120可对应于图2的控制电路220。此外，存储器控制器1100可在写入操作中任意存储从主机提供的编程数据。
主机接口1130包括用于在主机和存储器控制器1100之间交换数据的协议。在实施例中，存储器控制器1100被配置为通过诸如以下的各种接口协议中的至少一个与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动(IDE)协议以及专用协议。
存储器接口1140与半导体存储器装置100接口连接。例如，存储器接口1140可包括NAND接口或NOR接口。
错误校正块1150被配置为通过使用错误校正码(ECC)来检测并校正从半导体存储器装置100接收到的数据的错误。处理器1120可基于错误校正块1150的错误检测结果来控制半导体存储器装置100调节读取电压，并且执行重新读取。在实施例中，错误校正块1150可被提供作为存储器控制器1100的部件。错误校正块1150可对应于图2所示的ECC电路230。
存储器控制器1100和半导体存储器装置100可被集成在单个半导体装置中。在实施例中，存储器控制器1100和半导体存储器装置100可如此进行集成以构成诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、标准闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)。
存储器控制器1100和半导体存储器装置100可被集成到单个半导体装置中以构成半导体驱动器(固态驱动器(SSD))，其包括被配置为将数据存储在半导体存储器中的存储装置。在存储器系统1000用作半导体驱动器SSD时，可显著提高联接到存储器系统1000的主机的操作速度。
作为另一示例，存储器系统1000可被提供为诸如以下的电子装置的各种部件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置或构成计算系统的各种部件之一。
在实施例中，半导体存储器装置100或存储器系统1000可以诸如以下的各种形式中的任意形式进行封装：堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中的管芯、晶片形式的管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
图17是示出图16的存储器系统的示例性应用的框图。
参照图17，存储器系统2000包括半导体存储器装置2100和存储器控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。多个半导体存储器芯片被划分成多个组。
图17示出了通过第一至第k通道CH1至CHk与存储器控制器2200通信的多个组。每一个半导体存储器芯片可与参照图3描述的半导体存储器装置100一样进行配置和操作。
每一个组被配置为通过一个公共通道与存储器控制器2200通信。存储器控制器2200被配置为与参照图16描述的存储器控制器1100类似地进行配置。存储器控制器2200被配置为通过多个通道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。
图18是示出包括参照图17所述的存储器系统的计算系统的框图。
参照图18，计算系统300包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或通过CPU 3100处理的数据存储在存储器系统2000中。
图18示出了半导体存储器装置2100通过存储器控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可由CPU3100和RAM 3200执行。
图18示出了提供参照图17描述的存储器系统2000。然而，存储器系统2000可由参照图16描述的存储器系统1000替代。在实施例中，计算系统3000可被配置为包括参照图16和图17描述的存储器系统1000和2000两者。
根据本公开，提供了一种具有提高的可靠性的存储器控制器及这种存储器控制器的操作方法。
本文已经公开了各个实施例，并且尽管使用了特定的术语，但是它们以一般的和描述性的意义来使用并理解，而不用于限制的目的。在一些情况下，从本申请提交起，对于本领域技术人员而言显而易见的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求中阐述的本公开的技术方案和范围的情况下，可进行形式和细节上的各种改变。

Claims (17)

1.一种存储器控制器，所述存储器控制器响应于来自主机的请求而控制包括多个存储器单元的半导体存储器装置的操作，
其中在对所述半导体存储器装置的读取操作成功之后，所述存储器控制器确定待执行所述读取操作的选择的存储块是否已经发生渐进失效。
2.根据权利要求1所述的存储器控制器，其中所述存储器控制器基于所述读取操作中使用的读取电压来确定所选择的存储块是否已经发生渐进失效。
3.根据权利要求2所述的存储器控制器，其中所述存储器控制器：
控制所述半导体存储器装置的操作执行读取重试操作，并且
当所述读取重试操作成功时使用的读取电压组对应于临界读取电压时，确定所选择的存储块已经发生渐进失效。
4.根据权利要求3所述的存储器控制器，其中当所述读取重试操作成功时使用的读取电压组对应于所述临界读取电压时，所述存储器控制器控制所述半导体存储器装置以将存储在所选择的存储块中的有效数据移动到另一存储块。
5.根据权利要求4所述的存储器控制器，其中所述存储器控制器：
将所选择的存储块确定为垃圾收集的牺牲块，并且
控制所述半导体存储器装置通过所述垃圾收集将存储在所选择的存储块中的有效数据移动到另一存储块。
6.根据权利要求2所述的存储器控制器，其中所述存储器控制器：
通过对每一个阈值电压范围的存储器单元的数量进行计数来计算最佳读取电压，并且基于所计算的最佳读取电压来控制所述半导体存储器装置执行读取操作。
当所述最佳读取电压对应于临界读取电压时，确定所选择的存储块已经发生渐进失效。
7.根据权利要求6所述的存储器控制器，其中当所计算的最佳读取电压处于所述临界读取电压的范围内时，所述存储器控制器确定所选择的存储块已经发生渐进失效。
8.一种操作存储器控制器的方法，所述存储器控制器控制半导体存储器装置，所述方法包括：
从主机接收读取命令；
控制所述半导体存储器装置执行对应于所述读取命令的读取操作；并且
当对应于所述读取命令的读取操作成功时，基于所述读取操作中使用的读取电压，确定对应于所述读取命令的存储块是否已经发生渐进失效。
9.根据权利要求8所述的方法，其中确定步骤包括：
将所述读取操作中使用的所述读取电压与预定临界读取电压进行比较；并且
当所述读取电压对应于所述临界读取电压时，确定所述存储块已经发生渐进失效。
10.根据权利要求9所述的方法，进一步包括，当所述读取电压对应于所述临界读取电压时，将存储在所述存储块中的数据移动到另一存储块。
11.根据权利要求10所述的方法，其中移动步骤包括：
将所述存储块确定为牺牲块；并且
控制所述半导体存储器装置对所述牺牲块执行垃圾收集操作。
12.根据权利要求9所述的方法，其中在控制步骤中，基于读取重试表控制所述半导体存储器装置执行读取操作。
13.根据权利要求12所述的方法，其中所述临界读取电压包括与所述读取重试表的最后读取重试步骤相对应的读取电压。
14.根据权利要求9所述的方法，其中控制步骤包括：
使用多个感测电压来控制所述半导体存储器装置感测对应于选择的地址的存储器单元的阈值电压；
基于通过感测所述阈值电压而获得的结果，检测具有对应于多个电压范围的阈值电压的存储器单元的数量；
将具有最小数量的存储器单元的电压范围中的电压确定为读取电压；并且
基于所确定的读取电压，控制所述半导体存储器装置执行读取操作。
15.根据权利要求14所述的方法，其中在比较步骤中，确定所确定的读取电压是否处于所述临界读取电压的预定范围内。
16.根据权利要求15所述的方法，其中当所确定的读取电压处于所述临界读取电压的预定范围内时，确定所述存储块已经发生渐进失效。
17.一种存储器系统，包括：
存储器装置，包括第一存储块和第二存储块；以及
控制器：
通过相对于最佳读取偏置电压改变读取偏置电压来控制所述存储器装置对所述第一存储块执行读取操作；
当所述读取操作成功时，确定所述最佳读取偏置电压为临界读取偏置电压；并且
根据确定操作将数据从所述第一存储块移动到所述第二存储块并阻止对所述第一存储块的后续访问。
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