CN115191031A - 具有电流扩散层的发光二极管器件 - Google Patents

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R·沙马
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Abstract

描述了发光二极管（LED）器件，其包括：限定像素的多个台面，每个台面包括半导体层；在多个台面中的每一个之间的空间中的n接触材料；将p型层和有源区的侧壁与金属绝缘的电介质材料。电流扩散层在p型层上，该电流扩散层具有第一部分和第二部分；硬掩模层在电流扩散层的第二部分上方，该硬掩模层包括限定硬掩模开口的侧壁；衬垫层共形沉积在电流扩散层的第一部分上方的硬掩模开口中以及硬掩模层的侧壁上；p金属材料塞在衬垫层上；钝化层在硬掩模层上；以及，凸块下金属化层在钝化层上。

Description

具有电流扩散层的发光二极管器件
技术领域
本公开的实施例总体上涉及发光二极管（LED）器件及其制造方法。更特别地，实施例涉及包括电流扩散层的发光二极管器件。
背景技术
发光二极管（LED）是一种半导体光源，当电流流过它时，其发射可见光。发光二极管组合了p型半导体和n型半导体。LED通常使用III-V族化合物半导体。III-V族化合物半导体在比使用其他半导体的器件更高的温度下提供稳定的操作。III-V族化合物通常形成在由蓝宝石氧化铝（Al2O3）或碳化硅（SiC）形成的衬底上。
各种新兴显示器应用——包括可穿戴设备、头戴式显示器和大面积显示器——需要由高密度microLED（µLED或uLED）阵列组成的小型化芯片，其横向尺寸低至小于100µm×100µm。microLED（uLED）的直径或宽度通常为约50µm或更小，其用于通过紧密排列包含红色、蓝色和绿色波长的microLED来制造彩色显示器。一般地，两种方法已经被用于组装由单个microLED管芯构成的显示器。第一种是拾取和放置方法，其包括：拾取每个单独的蓝色、绿色和红色波长microLED，将每个单独的蓝色、绿色和红色波长microLED对准，并且然后将每个单独的蓝色、绿色和红色波长microLED附接到背板上，接着将背板电连接到驱动器集成电路。由于每个microLED的尺寸小，这种组装顺序是慢的，并且容易产生制造误差。此外，随着管芯尺寸的减小以满足显示器不断增加的分辨率要求，越来越多数量的管芯必须在每次拾取和放置操作中被转移以填充所需尺寸的显示器。第二种方法是将一组LED（例如单片电路管芯或阵列或矩阵）结合到背板，这消除了与拾取相关联的各个LED的处理。因此，需要开发有效制备LED组的方法，这些LED组随后可以用于结合到LED背板。
发明内容
本公开的实施例针对发光二极管（LED）器件，其包括：限定像素的多个台面，每个台面包括半导体层，所述半导体层包括n型层、有源区和p型层，每个台面的高度小于或等于其宽度；每个台面之间的空间中的n接触材料，该n接触材料提供每个台面之间的光学隔离，并且沿着n型层的侧壁电接触每个台面的n型层；电介质材料，其将p型层和有源区的侧壁与n接触材料绝缘；p型层上的电流扩散层，该电流扩散层具有第一部分和第二部分；在电流扩散层的第二部分上方的硬掩模层，该硬掩模层包括限定硬掩模开口的侧壁；衬垫层，共形沉积在电流扩散层的第一部分上方的硬掩模开口中以及硬掩模层的侧壁上；衬垫层上的p金属材料塞（metal material plug）；硬掩模层上的钝化层；和钝化层上的凸块下金属化层。
另外的实施例针对一种制造发光二极管（LED）器件的方法，包括：在衬底上沉积包括n型层、有源区和p型层的多个半导体层；在p型层上沉积电流扩散层，该电流扩散层具有第一部分和第二部分；在电流扩散层上沉积硬掩模层；蚀刻半导体层的一部分、电流扩散层、和硬掩模层以形成限定像素的沟槽和多个台面，每个台面包括半导体层，并且每个台面的高度小于或等于其宽度；在沟槽中沉积第一电介质材料；蚀刻硬掩模层以在硬掩模层中形成侧壁，该侧壁与电流扩散层的第一部分一起限定硬掩模开口，硬掩模层在电流扩散层的第二部分之上；在沟槽和硬掩模开口中的衬底上沉积衬垫层；在衬垫层上的衬底上沉积金属；平面化衬底以形成n接触材料、和衬垫层上的p金属材料塞，所述n接触材料提供每个台面之间的光学隔离、并沿着n型层的侧壁电接触每个台面的n型层；在衬底上沉积钝化层并在其中形成开口；以及，在衬底上、在钝化层之上、和在钝化层的开口中沉积凸块下金属化层。
附图说明
为便于详细理解本公开的上面列举的特征，可以参考实施例对上文简要概述的本公开进行更特定的描述，这些实施例中的一些在所附附图中说明。然而，要注意的是，所附附图仅示出了本公开的典型实施例，并因此不应被认为限制其范围，因为本公开可以容许其他等效的实施例。如本文所描述的实施例是通过示例而非限制的方式在附图的各图中示出的，在附图中，类似的附图标记指示相似的元件。
图1A示出了根据一个或多个实施例沉积在衬底上的半导体层、金属层（例如，p接触层）和电介质层（例如，硬掩模层）的堆叠的截面视图；
图1B示出了根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图；
图1C示出了根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图；
图1D示出了根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图；
图1E示出了根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图；
图1F示出了根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图；
图1G示出了根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图；
图1H示出了根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图；
图1I示出了根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图；
图1J示出了根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图；
图1K示出了根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图；
图1L示出了根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图；
图1M示出了根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图；
图1N为由图1E中虚线圆1N所指示的图1E的堆叠的一部分的放大视图；
图1O示出了根据一个或多个实施例的在制造LED器件的步骤中的成品器件的截面视图；
图2示出了根据一个或多个实施例的LED阵列的俯视图；
图3A示出了根据一个或多个实施例的制造方法的工艺流程图；
图3B示出了根据一个或多个实施例的制造方法的工艺流程图；
图3C示出了根据一个或多个实施例的制造方法的工艺流程图；
图3D示出了根据一个或多个实施例的制造方法的工艺流程图；
图3E示出了根据一个或多个实施例的制造方法的工艺流程图；
图3F示出了根据一个或多个实施例的制造方法的工艺流程图；
图4示出了根据一个或多个实施例的LED器件的截面视图；
图5A示出了用于制造像素化公共阴极的实施例的图1G的变型；以及
图5B示出了基于根据图5A的堆叠的进一步处理的图1O的变型。
为便于理解，在可能的场合，相同的附图标记已用于表示附图中公用的相同元件。附图不是按比例绘制的。例如，台面的高度和宽度没有按比例绘制。
具体实施方式
在描述本公开的几个示例性实施例之前，应理解本公开不限于以下描述中阐述的构造或工艺步骤的细节。本公开能够有其他实施例，并且能够以各种方式实践或执行。
根据一个或多个实施例，如本文中使用的术语“衬底”是指一种中间的或最终的、具有表面或表面的一部分的、工艺在其上进行的结构。另外，在一些实施例中，提及衬底也是指衬底的仅一部分，除非上下文清楚地以其他方式指示。此外，根据一些实施例，提及在衬底上沉积包括在裸衬底上沉积，或者在其上沉积或形成有一个或多个膜或特征或材料的衬底上沉积。
在一个或多个实施例中，“衬底”意味着在制作工艺期间在其之上进行膜加工的任何衬底或衬底上形成的材料表面。在示例性实施例中，取决于应用，在其上进行加工的衬底表面包括诸如以下的材料：硅、氧化硅、绝缘体上硅（SOI）、应变硅、非晶硅、掺杂硅、掺杂碳的氧化硅、锗、砷化镓、玻璃、蓝宝石、和任何其他合适的材料（诸如金属、金属氮化物、III族-氮化物（例如GaN、AlN、InN、和合金）、金属合金、和其他导电材料）。衬底包括而不限于发光二极管（LED）器件。在一些实施例中，衬底暴露于预处理工艺以抛光、蚀刻、还原、氧化、羟基化、退火、UV固化、电子束固化、和/或烘焙衬底表面。除了直接在衬底本身的表面上的膜加工之外，在一些实施例中，所公开的膜加工步骤中的任何一个也在衬底上形成的底层上进行，并且术语“衬底表面”旨在包括如上下文指示的这种底层。因此，例如，在膜/层或部分膜/层已经沉积到衬底表面上的场合，新沉积的膜/层的暴露表面成为衬底表面。
在本公开中，术语“晶片”和“衬底”将可互换使用。因此，如本文所用，晶片用作形成本文所述LED器件的衬底。
提及微型LED（uLED）意味着发光二极管具有小于100微米的一个或多个特性尺寸（例如，高度、宽度、深度、厚度等尺寸）。在一个或多个实施例中，高度、宽度、深度、厚度中的一个或多个尺寸的值在2至25微米的范围内。
图1A为根据一个或多个实施例的在制造LED器件的步骤期间沉积在衬底上的半导体层、金属层（例如，p接触层）和电介质层（例如，硬掩模层）的堆叠的截面视图。参考图1A，半导体层104生长在衬底102上。根据一个或多个实施例的半导体层104包括外延层、III族氮化物层或外延III族氮化物层。
衬底可以为本领域技术人员已知的任何衬底。在一个或多个实施例中，衬底包括蓝宝石、碳化硅、硅（Si）、石英、氧化镁（MgO）、氧化锌（ZnO）、尖晶石等中的一种或多种。在一个或多个实施例中，衬底在（多个）外延层生长之前没有被图案化。因此，在一些实施例中，衬底没有被图案化，并且可以被认为是平坦的或基本平坦的。在其他实施例中，衬底被图案化，例如是图案化蓝宝石衬底（PSS）。
在一个或多个实施例中，半导体层104包含III族氮化物材料，并且在具体实施例中包含外延III族氮化物材料。在一些实施例中，III族氮化物材料包括镓（Ga）、铝（Al）和铟（In）中的一种或多种。因此，在一些实施例中，半导体层104包括氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、铝镓氮化物（AlGaN）、铟镓氮化物（InGaN）、铟铝氮化物（InAlN）、铝铟镓氮化物（AlInGaN）等中的一种或多种。在一个或多个具体实施例中，半导体层104包括p型层、有源区和n型层。在一个或多个实施例中，半导体层104包括III族氮化物材料，并且在具体实施例中包括外延III族氮化物材料。在一些实施例中，III族氮化物材料包括镓（Ga）、铝（Al）和铟（In）中的一种或多种。因此，在一些实施例中，半导体层104包括氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、铝镓氮化物（AlGaN）、铟镓氮化物（InGaN）、铟铝氮化物（InAlN）、铝铟镓氮化物（AlInGaN）等中的一种或多种。在一个或多个具体实施例中，半导体层104包括p型层、有源区和n型层。
在一个或多个实施例中，将衬底102置于金属有机气相外延（MOVPE）反应器中，用于LED器件层的外延，以生长半导体层104。
在一个或多个实施例中，半导体层104包括未掺杂的III族氮化物材料和掺杂的III族氮化物材料的堆叠。取决于是需要p型还是n型III族氮化物材料，III族氮化物材料可以掺杂有硅（Si）、氧（O）、硼（B）、磷（P）、锗（Ge）、锰（Mn）或镁（Mg）中的一种或多种。在具体实施例中，半导体层104包括n型层104n、有源区106和p型层104p。
在一个或多个实施例中，半导体层104的组合厚度在从约2µm至约10µm的范围内，所述约2µm至约10µm的范围包括以下范围：约2µm至约9µm、2µm至约8µm、2µm至约7µm、2µm至约6µm、2µm至约5µm、2µm至约4µm、2µm至约3µm、3µm至约10µm，3µm至约9µm、3µm至约8µm、3µm至约7µm、3µm至约6µm、3µm至约5µm、3µm至约4µm、4µm至约10µm、4µm至约9µm、4µm至约8µm、4µm至约7µm、4µm至约6µm、4µm至约5µm、5µm至约10µm，5µm至约9µm、5µm至约8µm、5µm至约7µm、5µm至约6µm、6µm至约10µm、6µm至约9µm、6µm至约8µm、6µm至约7µm、7µm至约10µm、7µm至约9µm、或7µm至约8µm。
在一个或多个实施例中，在n型层104n和p型层104p之间形成有源区106。有源区106可以包括本领域技术人员已知的任何合适的材料。在一个或多个实施例中，有源区106由III族氮化物材料多量子阱（MQW）和III族氮化物电子阻挡层组成。
在一个或多个实施例中，p接触层105和硬掩模层108沉积在p型层104p上。如所示，p接触层沉积在p型层104p上，并且硬掩模层108在p接触层上。在一些实施例中，p接触层105直接沉积在p型层104p上。在未示出的其他实施例中，在p型层104p和p接触层105之间可以有一个或多个附加层。在一些实施例中，硬掩模层108直接沉积在p接触层105上。在未示出的其他实施例中，在硬掩模层108和p接触层105之间可以有一个或多个附加层。硬掩模层108和p接触层105可以通过本领域技术人员已知的任何适当技术来沉积。在一个或多个实施例中，通过溅射沉积、原子层沉积（ALD）、化学气相沉积（CVD）、物理气相沉积（PVD）、等离子体增强原子层沉积（PEALD）、和等离子体增强化学气相沉积（PECVD）中的一种或多种来沉积硬掩模层108和p接触层105。
如本文所用的“溅射沉积”是指通过溅射进行薄膜沉积的物理气相沉积（PVD）方法。在溅射沉积中，例如III族氮化物的材料从作为源的靶喷射到衬底上。该技术基于对源材料（靶）的离子轰击。由于纯物理过程，即靶材料的溅射，离子轰击产生蒸汽。
根据本文的一些实施例，“原子层沉积”（ALD）或“循环沉积”是指用于在衬底表面沉积薄膜的气相技术。ALD工艺包括将衬底表面或衬底的一部分暴露于交替的前驱体，即两种或更多种反应性化合物，以在衬底表面上沉积一层材料。当衬底暴露于交替的前驱体时，前驱体被顺序或同时引入。将前驱体引入处理腔的反应区，并将衬底或衬底的一部分单独暴露于前驱体。
根据一些实施例，本文所用的“化学气相沉积（CVD）”是指通过化学物质在衬底表面上的分解从气相沉积材料薄膜的过程。在CVD中，衬底表面同时或基本上同时暴露于前驱体和/或共试剂。如本文所用，“基本上同时”是指前驱体的大部分暴露并流或存在重叠。
根据一些实施例，本文所用的“等离子体增强原子层沉积（PEALD）”是指在衬底上沉积薄膜的技术。在相对于热ALD工艺的PEALD工艺的一些示例中，材料可以由相同的化学前驱体形成，但是以更高的沉积速率和更低的温度。一般来说，PEALD工艺将反应气体和反应等离子体顺序引入到腔中具有衬底的工艺腔中。第一反应气体在处理腔中被脉冲，并被吸附到衬底表面上。此后，反应物等离子体被脉冲到处理腔中，并与第一反应物气体反应以形成沉积材料，例如衬底上的薄膜。类似于热ALD工艺，可以在每种反应物的输送之间进行吹扫步骤。
根据一个或多个实施例，本文所用的“等离子体增强化学气相沉积（PECVD）”是指在衬底上沉积薄膜的技术。在PECVD工艺中，将气相或液相的源材料——诸如气相III族氮化物材料或液相III族氮化物材料的蒸汽——引入到PECVD腔中，所述气相或液相III族氮化物材料已经被夹带在载气中。等离子体引发的气体也被引入腔内。腔中等离子体的产生产生了受激的自由基。被激发的自由基化学键合到位于腔内的衬底表面，在其上形成期望的膜。
在一个或多个实施例中，可以使用本领域已知的材料和图案化技术制作硬掩模层108。在一些实施例中，硬掩模层108包括金属或电介质材料。合适的电介质材料包括但不限于氧化硅（SiO）、氮化硅（SiN）、碳化硅（SiC）、氧化铝（AlOx）、氮化铝（AlN）及其组合。本领域技术人员将认识到，使用如SiO的化学式来表示氧化硅，并不意味着元素之间有任何特定的化学计量关系。这个化学式仅仅标识了膜的主要元素。
在一个或多个实施例中，p接触层105可以包括本领域技术人员已知的任何合适的金属。在一个或多个实施例中，p接触层105包括银（Ag）。
图1B为根据一个或多个实施例的在制造LED器件100的步骤之后的堆叠的截面视图。参考图1B，硬掩模层108和p接触层105被图案化以在硬掩模层108和p接触层105中形成至少一个开口110，分别暴露半导体层104的顶表面104t以及硬掩模层108和p接触层105的侧壁108s、105s。
在一个或多个实施例中，硬掩模层108和p接触层105根据本领域技术人员已知的任何合适的图案化技术进行图案化。在一个或多个实施例中，硬掩模层108和p接触层105通过蚀刻进行图案化。根据一个或多个实施例，可以使用传统的掩模、湿法蚀刻和/或干法蚀刻工艺来图案化硬掩模层108和p接触层105。
在其他实施例中，使用纳米压印光刻将图案转移至硬掩模层108和p接触层105。在一个或多个实施例中，在反应离子蚀刻（RIE）工具中使用有效蚀刻硬掩模层108和p接触层105但非常缓慢地蚀刻p型层104p或根本不蚀刻p型层104p的条件来蚀刻衬底102。换句话说，相对于p型层104p，蚀刻对硬掩模层108和p接触层105是选择性的。在图案化步骤中，应理解，可以使用掩模技术来获得期望的图案。
图1C为根据一个或多个实施例的在制造LED器件100的步骤之后的堆叠的截面视图。参考图1C，内部间隔物112沉积在半导体层104的顶表面104t以及硬掩模层108和p接触层105的侧壁108s、105s上。内部间隔物112可以包括本领域技术人员已知的任何合适的材料。在一个或多个实施例中，内部间隔物112包括电介质材料。形成内部间隔物的材料的沉积通常与衬底表面共形，随后进行蚀刻以在侧壁108s、105s上、而不是在半导体层104的顶表面104b上获得内部间隔物。
如本文所用，术语“电介质”是指可以被施加的电场极化的电绝缘体材料。在一个或多个实施例中，内部间隔物112包括但不限于氧化物，例如氧化硅（SiO2）、氧化铝（Al2O3）；氮化物，例如氮化硅（Si3N4）。在一个或多个实施例中，内部间隔物112包括氮化硅（Si3N4）。在其它实施例中，内部间隔物112包括氧化硅（SiO2）。在一些实施例中，内部间隔物112组分相对于理想化学式是非化学计量的。例如，在一些实施例中，电介质层包括但不限于氧化物（例如，氧化硅、氧化铝）、氮化物（例如，氮化硅（SiN））、碳氧化物（例如，碳氧化硅（SiOC））和氮氧化物（例如，碳氮氧化硅（SiNCO））。
在一些实施例中，内部间隔物112可以为分布式布拉格反射器（DBR）。如本文所用,“分布式布拉格反射器”是指由具有不同折射率的交替薄膜材料（例如高折射率膜和低折射率膜）的多层堆叠形成的结构（例如反射镜）。
在一个或多个实施例中，通过溅射沉积、原子层沉积（ALD）、化学气相沉积（CVD）、物理气相沉积（PVD）、等离子体增强原子层沉积（PEALD）和等离子体增强化学气相沉积（PECVD）中的一种或多种来沉积内部间隔物112。
在一个或多个实施例中，内部间隔物112的厚度范围为从约200 nm至约1µm，例如：约300 nm至约1µm、约400 nm至约1µm、约500 nm至约1µm、约600 nm至约1µm、约700 nm至约1µm、约800 nm至约1µm、约500 nm至约1µm、约200 nm至约900 nm、300 nm至约900 nm、约400nm至约900 nm、约500 nm至约900 nm、约600 nm至约900 nm、约700 nm至约900 nm、约800nm至约900 nm、约200 nm至约800 nm、300 nm至约800 nm、约400 nm至约800 nm、约500 nm至约800 nm、约600 nm至约800 nm、约700 nm至约800 nm、约200 nm至约700 nm、约300 nm至约700 nm、约400 nm至约700 nm、约500 nm至约700 nm、约600 nm至约700 nm、约200 nm至约600 nm、约300 nm至约600 nm、约400 nm至约600 nm、约500 nm至约500 nm、约200 nm至约500 nm、约300 nm至约500 nm、约300 nm至约400 nm、约200 nm至约400 nm、或约300nm至约400 nm。
图1D为根据一个或多个实施例的在制造LED器件100的步骤之后的堆叠的截面视图。参考图1D，蚀刻半导体层104以形成至少一个台面，例如第一台面150a和第二台面150b。在图1D所示的实施例中，第一台面150a和第二台面150b被沟槽111（其将被称为沟槽111）分开。每个沟槽111具有侧壁113。
图1E为根据一个或多个实施例的在制造LED器件100的步骤之后的堆叠的截面视图。参考图1E，在沟槽111的侧壁113上沉积外部间隔物114。外部间隔物114可以包括本领域技术人员已知的任何合适的材料。在一个或多个实施例中，外部间隔物114包括电介质材料。电介质材料将p型层104p的侧壁（侧壁104s）和有源区106（侧壁106s）与沉积在沟槽111中的金属绝缘，如下面参考图1I所述。形成外部间隔物的材料的沉积通常与衬底表面共形，随后进行蚀刻以在沟槽的侧壁上、而不是沟槽的底部或硬掩模层的顶部获得外部间隔物。
在一个或多个实施例中，外部间隔物114可以为：氧化物，例如氧化硅（SiO2）、氧化铝（Al2O3）；氮化物，例如氮化硅（Si3N4）。在一个或多个实施例中，外部间隔物114包括氮化硅（Si3N4）。在其他实施例中，外部间隔物114包括氧化硅（SiO2）。在一些实施例中，外部间隔物114可以是分布式布拉格反射器（DBR）。
在一个或多个实施例中，外部间隔物114通过溅射沉积、原子层沉积（ALD）、化学气相沉积（CVD）、物理气相沉积（PVD）、等离子体增强原子层沉积（PEALD）和等离子体增强化学气相沉积（PECVD）中的一种或多种沉积。
图1N为由图1E中虚线圆1N所指示的图1E的堆叠的一部分的放大视图。
在一个或多个实施例中，如图1B、图1E和图1N所示，在第一台面150a和第二台面150b上的p接触层105的相邻边缘105e之间形成暗区（dark space）或暗区间隙（dark spacegap）117。在一个或多个实施例中，在第一台面150a和第二台面150b上的p接触层105的相邻边缘105e之间形成的暗区间隙117在从10µm到0.5µm的范围内，或者在从9µm到0.5µm的范围内，或者在从8µm到0.5µm的范围内，或者在从7µm到0.5µm的范围内，或者在从6µm到0.5µm的范围内，或者在从5µm到0.5µm的范围内，或者在从4µm到0.5µm的范围内，或者在从3µm到0.5µm的范围内。在其它实施例中，在第一台面150a和第二台面150b上的p接触层105的相邻边缘105e之间形成的暗区间隙117在从10µm到4µm的范围内，例如在从8µm到4µm的范围内。在LED器件100的实施例中，多个间隔开的台面150a、150b中的每一个包括p接触层105，该p接触层105既导电又反射，延伸跨过多个台面150a、150b中的每一个的一部分，并且包括边缘105e；并且多个间隔开的台面中的每一个之间的沟槽111导致从1µm到100µm范围内（包括从40µm到100µm、41µm到100µm、以及其间的所有值和子范围）的像素间距，并且p接触层的相邻边缘之间的暗区间隙117小于像素间距的20%。在一些实施例中，像素间距在从5µm到100µm、10µm到100µm、或15µm到100µm的范围内。在一些实施例中，当像素间距在从10µm至100µm的范围内时，p接触层的相邻边缘之间的暗区间隙117大于像素间距的1%，并且小于像素间距的20%、19%、18%、17%、16%、15%、14%、13%、12%、11%、10%、9%、8%、7%、6%或5%。
在一个或多个实施例中，每个间隔开的台面150a、150b包括侧壁104s，每个侧壁具有第一段104s1和第二段104s2（如图1M所示）。第一段104s1与平行于n型层104n和p型层104p的水平面129限定了在60度到90度范围内的角度“a”（如图1N所示）。在一些实施例中，角度“a” 在60到85度、60到80度、60到75度、60到70度、65到90度、65到85度、65到80度、65到75度、65到70度、70到90度、70到85度、70到80度、70到75度、75到90度、75到85度、75到80度、80到90度、或80到85度的范围内。在一个或多个实施例中，侧壁的第二段104s2与其上形成台面的衬底的顶表面形成从75度到小于90度范围内的角度。
图1F为根据一个或多个实施例的在制造LED器件100的步骤之后的堆叠的截面视图。参考图1F，半导体层104被蚀刻，并且沟槽111被扩大（即，沟槽的深度增加）以暴露衬底102的顶表面102t。在一个或多个实施例中，蚀刻是选择性的，使得外部间隔物114保留在沟槽111的侧壁上。在一个或多个实施例中，沟槽111具有底部111b和侧壁113。在一个或多个实施例中，沟槽111距形成台面的半导体层的顶表面104t的深度在从大约0.5µm到大约2µm的范围内。
图1G为根据一个或多个实施例的在制造LED器件100的步骤之后的堆叠的截面视图。参考图1G，第一台面150a和第二台面150b被图案化以在台面的顶表面上形成通孔开口116，其暴露半导体层104的顶表面和/或p接触层105的顶表面。在一个或多个实施例中，第一台面150a和第二台面150b可以根据本领域技术人员已知的任何合适的技术（诸如在半导体处理中使用的掩模和蚀刻工艺）被图案化。
图1H为根据一个或多个实施例的在制造LED器件100的步骤之后的堆叠的截面视图。参考图1H，反射衬垫（liner）130沉积在衬底上，其在沟槽111的侧壁113和底部111b、外部间隔物114的侧壁上，并且沿着硬掩模层108表面，以及半导体层104的顶表面和/或p接触层105的顶表面。反射衬垫130可以包括本领域技术人员已知的任何合适的材料。在一个或多个实施例中，反射衬垫130包括铝（Al）。
在一个或多个实施例中，反射衬垫130通过溅射沉积、原子层沉积（ALD）、化学气相沉积（CVD）、物理气相沉积（PVD）、等离子体增强原子层沉积（PEALD）和等离子体增强化学气相沉积（PECVD）中的一种或多种沉积。在一个或多个实施例中，反射衬垫130的沉积是选择性沉积，使得反射衬垫130仅沉积在沟槽111的侧壁113和外部间隔物114的侧壁上。
图1I为根据一个或多个实施例的在制造LED器件的步骤之后的堆叠的截面视图。参考图1I，电极金属118沉积在衬底上——包括台面150a、150b的顶部上，通孔开口116中，以及沟槽111中——以例如在最终产品中产生n接触材料118n和/或p金属材料塞118p和/或导电金属118c。电极金属118可以包括本领域技术人员已知的任何合适的材料。在一个或多个实施例中，电极金属118包括铜，并且电极金属材料118通过铜的电化学沉积（ECD）来沉积。
图1J为根据一个或多个实施例的在制造LED器件100的步骤之后的堆叠的截面视图。参考图1J，电极金属118被平面化、蚀刻或抛光。电极金属118产生n接触材料118n和p金属材料塞118p。如本文所用，术语“平面化”是指使表面平滑的过程，并且包括但不限于化学机械抛光/平面化（CMP）、蚀刻等。
图1K为根据一个或多个实施例的在制造LED器件100的步骤之后的堆叠的截面视图。参照图1K，钝化层120沉积在衬底上。在一些实施例中，钝化层120直接沉积在平面化的n接触材料118n、平面化的p金属材料塞118p、内部间隔物112的顶表面、外部间隔物114的顶表面、和硬掩模层108的顶表面上。在其他实施例中，在钝化层120以及平面化的n接触材料118n、平面化的p金属材料塞118p、内部间隔物112的顶表面、外部间隔物114的顶表面、和硬掩模层108的顶表面之间可以有一个或多个附加层。在一些实施例中，钝化材料包括与硬掩模层108相同的材料。在其他实施例中，钝化层120包括不同于硬掩模层108的材料。
在一个或多个实施例中，可以通过本领域技术人员已知的任何合适技术沉积钝化层120。在一个或多个实施例中，通过溅射沉积、原子层沉积（ALD）、化学气相沉积（CVD）、物理气相沉积（PVD）、等离子体增强原子层沉积（PEALD）和等离子体增强化学气相沉积（PECVD）中的一种或多种沉积钝化层120。
在一个或多个实施例中，钝化层120可以由本领域技术人员已知的任何合适材料构成。在一个或多个实施例中，钝化层120包括电介质材料。合适的电介质材料包括但不限于氧化硅（SiO）、氮化硅（SiN）、碳化硅（SiC）、氧化铝（AlOx）、氮化铝（AlN）及其组合。
图1L为根据一个或多个实施例的在制造LED器件100的步骤之后的堆叠的截面视图。参照图1L，钝化层120被图案化以形成至少一个开口122，其暴露p金属材料塞118p的顶表面。示出了两个开口122。钝化层120可以使用本领域技术人员已知的任何合适的技术（包括但不限于光刻、湿法蚀刻或干法蚀刻）来图案化。
图1M为根据一个或多个实施例的在制造LED器件100的步骤之后的堆叠的截面视图。参考图1M，凸块下金属化（UBM）材料形成凸块下金属化（UBM）层124a，其沉积在开口122中。如本文所用，“凸块下金属化（UBM）”指的是倒装芯片封装用焊料凸块将管芯连接到衬底所需的金属层。在一个或多个实施例中，UBM层124a可以是图案化的薄膜堆叠材料，其提供从管芯到焊料凸块的电连接、提供屏障功能以限制从凸块到管芯的不希望的扩散、并且通过粘附到管芯钝化和附接到焊料凸块焊盘来提供焊料凸块到管芯的机械互连。UBM层124a可以包括本领域技术人员已知的任何合适的金属。在一个或多个实施例中，UBM层124a可以包括金（Au）。
在一个或多个实施例中，凸块下金属化（UBM）可以通过本领域技术人员已知的任何技术（包括但不限于结合电镀的干式真空溅射法）实现。在一个或多个实施例中，结合电镀的干式真空溅射法由在高温蒸发系统中溅射多金属层组成。
在图1M中，UBM层124a被图案化（例如，通过掩模和蚀刻）。UBM层124a可以使用本领域技术人员已知的任何合适的技术（包括但不限于光刻、湿法蚀刻或干法蚀刻）来图案化。UBM层124a的图案化在第一台面150a和第二台面150b处提供了与p接触层105上的p金属材料塞118p接触的阳极焊盘。
图1O为根据一个或多个实施例的成品LED器件的截面视图。参考图1O，成品LED器件100包括图1M中所示的特征，并且还包括从截面看时在器件100的一端形成的公共电极（公共阴极）140。UBM材料已经被图案化以提供阳极焊盘124a，该阳极焊盘124a在第一台面150a和第二台面150b处与p接触层105上的p金属材料塞118p接触。公共阴极140包括导电金属118c。凸块下金属化（UBM）材料还提供与公共阴极140接触的阴极焊盘124c，其图案类似于UBM层124a。在一个或多个实施例中，多个间隔开的台面150a、150b限定像素矩阵，且像素矩阵由公共电极140包围。
在一个或多个实施例中，公共电极140为像素化公共阴极，包括由导电金属包围的多个半导体堆叠。在一个或多个实施例中，半导体堆叠包括半导体层104，根据一个或多个实施例，半导体层104包括外延层、III族氮化物层或外延III族氮化物层。在具体实施例中，一个或多个半导体层包括GaN。
为了制作像素化公共电极，根据图1A至图1F进行加工，此时，蚀刻部分台面以暴露半导体层的顶表面，而非制备图1G所示的通孔开口116。转向图5A，蚀刻第三台面150c和第四台面150d以暴露半导体层104的顶表面104t，从而分别形成半导体堆叠151c和151d。也就是说，去除第三台面150c和第四台面150d上的内部间隔物112、硬掩模层108和p接触层105。第三台面150c和第四台面150d的侧壁在蚀刻外部间隔物114时被暴露。此后，第三台面150c和第四台面150d的处理根据以下进行：图1H添加反射衬垫层130，图1I沉积电极材料118，以及图1J-图1M形成如图5B所示的像素化公共阴极。
在图5B的实施例中，成品LED器件101包括图5A所示的特征，此后根据图1H-1M和图1M进行加工，包括在器件101的末端形成的公共电极（公共阴极）141（如截面视图所示）。UBM材料已经被图案化以提供阳极焊盘124a，该阳极焊盘124a在第一台面150a和第二台面150b处与p接触层105上的p金属材料塞118p接触。第三台面150c和第四台面150d分别限定或形成被导电金属118c包围的半导体堆叠151c和151d。半导体堆叠151c和151d是无源的，因为它们不产生光。凸块下金属化（UBM）材料还提供与公共阴极141接触的阴极焊盘124c，其图案类似于UBM层124a。
图2示出了LED单片阵列200的俯视图，该LED单片阵列200包括多个像素155（其中155a和155b为示例），所述多个像素155由多个间隔开的台面限定或形成，如本文参考图1A-1O所述。例如，第一台面150a限定或形成第一像素155a，并且第二台面150b限定或形成第二像素155b。第三台面150c和第四台面150d形成或提供无源像素或半导体堆叠151c和151d。像素155布置在网格中，并由公共阴极140连接。在一个或多个实施例中，间隔开的台面阵列包含在两个方向上的台面布置。例如，所述阵列可以包含2×2台面、4×4台面、20×20台面、50×50台面、100×100台面、或n1×n2台面的布置，其中n1和n2中的每一者为2到1000范围内的数字，且n1和N2可以相等或不相等。
一个或多个实施例提供发光二极管（LED）器件100，其包括限定像素155a、155b的多个间隔开的台面150a、150b，多个间隔开的台面150a、150b中的每一者包括半导体层104，半导体层包括n型层104n、有源区106和p型层104p，间隔开的台面150a、150b中的每一者具有高度H和宽度W，其中高度H小于或等于宽度W。LED器件100还包括在多个间隔开的台面150a、150b的每一个之间的沟槽111形式的沟槽111中的金属118，金属118在间隔开的台面150a、150b的每一个之间提供光学隔离，并且沿着n型层104n的侧壁电接触间隔开的台面150a、150b的每一个的n型层104n。在一个或多个实施例中，LED器件100包括第一电介质材料114，该第一电介质材料114将p型层104p的侧壁（侧壁104s）和有源区106（侧壁106s）与n接触材料118n绝缘。p金属材料塞118p与p接触层105电连通。在LED器件100的实施例中，多个间隔开的台面150a、150b中的每一个包括延伸跨过多个台面150a、150b中的每一个的一部分并包括边缘105e的导电p接触层105，并且多个间隔开的台面中的每一个之间的沟槽111导致从1µm到100µm范围内（包括51µm到100µm，以及其间的所有值和子范围）的像素间距，和小于像素间距的20%的p接触层的相邻边缘之间的暗区间隙117。在一些实施例中，像素间距在从5µm到100µm、10µm到100µm或15µm到100µm的范围内。在其他实施例中，暗区间隙117在从10µm到0.5µm的范围内，在从10µm到4µm的范围内，例如在从8µm到4µm的范围内。如本文根据一个或多个实施例所使用且如图1O所示，“像素间距”意指由台面150a、150b提供或形成的相邻像素的中心“C”之间的距离或间隔119。换句话说，像素间距指的是相邻像素的中心到中心间隔119。在一个或多个实施例中，对于相邻像素155a、155b和阵列200的所有相邻像素，如图2所示的LED阵列的中心到中心间隔是相同的。在一个或多个实施例中，像素间距在从5µm至100µm的范围内，例如在以下范围内：5µm至90µm、5µm至80µm、5µm至70µm、5µm至60µm、5µm至50µm、5µm至40µm、5µm至30µm、10µm至90µm、10µm至80µm、10µm至70µm、10µm至60µm，10µm至50µm、10µm至40µm、10µm至30µm、20µm至90µm、20µm至80µm、20µm至70µm、20µm至60µm、20µm至50µm、20µm至40µm、20µm至30µm、30µm至90µm、30µm至80µm、30µm至70µm、30µm至60µm、30µm至50µm、30µm至40µm、40µm至90µm、40µm至80µm、40µm至70µm、40µm至60µm、40µm至50µm、50µm至90µm、50µm至80µm、50µm至70µm、或50µm至60µm。
在一个或多个实施例中，发光二极管（LED）器件包括：限定像素的多个台面，多个台面中的每一个包括半导体层，半导体层包括n型层、有源层和p型层，每个台面的高度小于或等于其宽度；多个台面中的每一个之间的空间中的n接触材料，该n接触材料提供每个台面之间的光学隔离，并且沿着n型层的侧壁电接触每个台面的n型层；将p型层和有源区的侧壁与n接触材料绝缘的电介质材料；并且所述多个台面中的每一个都包括延伸跨过所述多个台面中的每一个的一部分并包括边缘的p接触层，并且所述多个台面中的每一个之间的空间导致从10µm至100µm范围内的像素间距以及小于所述像素间距的20%的p接触层的相邻边缘之间的暗区间隙。在一个或多个实施例中，p接触层包括反射金属。根据权利要求1所述的LED器件，其中所述像素间距在从40µm至100µm的范围内。在一个或多个实施例中，p接触层的相邻边缘之间的暗区间隙小于像素间距的10%。根据权利要求1所述的LED器件，其中所述半导体层为外延半导体层，其厚度范围为从2µm至10µm。在一个或多个实施例中，所述电介质材料为外部间隔物的形式，所述外部间隔物包括从由SiO2、AlOx和SiN组成的组中选择的材料，其厚度在从200 nm至1µm的范围内。在一个或多个实施例中，n接触材料距台面顶表面的深度在从0.5µm至2µm的范围内。在一个或多个实施例中，每个台面包括侧壁，每个侧壁具有第一段和第二段，其中侧壁的第一段限定了与平行于n型层和p型层的水平面成在从60度至90度范围内的角度，侧壁的第二段与其上形成台面的衬底的顶表面形成在从75度至小于90度范围内的角度。
在一个或多个实施例中，发光二极管（LED）器件包括：限定像素的多个台面，多个台面中的每一个包括半导体层，半导体层包括n型层、有源层和p型层，每个台面的高度小于或等于其宽度；多个台面中的每一个之间的空间中的金属，该金属提供每个台面之间的光学隔离，并且沿着n型层的侧壁电接触每个台面的n型层；将p型层和有源层的侧壁与金属绝缘的电介质材料；并且多个台面中的每一个都包括延伸跨过多个台面中的每一个的一部分并包括边缘的p接触层，并且多个台面中的每一个之间的空间导致从10µm到100µm范围内的像素间距以及从4µm到10µm范围内的p接触层的相邻边缘之间的暗区间隙。多个台面包括台面阵列。在一个或多个实施例中，暗区间隙在从4µm至8µm的范围内。在一个或多个实施例中，像素间距在从40µm至100µm的范围内。
本公开的一个或多个实施例提供了一种制造LED器件的方法。图3A-3F示出了根据各种实施例的工艺流程图。参考图3A，方法200包括在操作202制作衬底。衬底制作可以包括在衬底上沉积多个半导体层，其包括但不限于n型层、有源区和p型层。一旦半导体层沉积在衬底上，一部分半导体层被蚀刻以形成沟槽和多个间隔开的台面。在操作204，制作管芯。管芯制作包括沉积（第一）电介质材料以绝缘外延层（例如，n型层、有源区和p型层）的侧壁，随后在沟槽（例如多个间隔开的台面中的每一个之间的空间）中沉积电极金属。在一些实施例中，管芯制作还包括沉积p接触层和硬掩模，形成电流扩散膜，镀p金属材料塞，随后是凸块下金属化（UBM）。在操作204，制作管芯。在操作206，可选的微凸块可以出现在互补金属氧化物半导体（CMOS）背板上。在操作208，可选地，进行后端（backend）处理，使得管芯连接到CMOS背板，提供底部填充，进行激光剥离，随后是可选的磷光体集成。
参考图3B，在一个实施例中，方法210包括在212，在衬底上沉积包括n型层、有源区和p型层的多个半导体层。在214，该方法还包括蚀刻半导体层的一部分以形成限定像素的沟槽和多个间隔开的台面，多个间隔开的台面中的每一个包括半导体层，并且每个间隔开的台面的高度小于或等于其宽度。在216，该方法包括沉积将p型层和有源区的侧壁与金属绝缘的电介质材料。在218，该方法包括在多个间隔开的台面的每一个之间的空间中沉积电极金属，该金属提供每个间隔开的台面之间的光学隔离，并且沿着n型层的侧壁电接触每个间隔开的台面的n型层。在一个或多个实施例中，多个间隔开的台面中的每一个包括导电p接触层，该导电p接触层延伸跨过多个台面中的每一个的一部分并包括边缘，并且多个间隔开的台面中的每一个之间的空间导致从1µm至100µm范围内的像素间距以及小于所述像素间距的20%的p接触层的相邻边缘之间的暗区间隙。在一些实施例中，像素间距在从5µm到100µm、10µm到100µm、或15µm到100µm的范围内。在其他实施例中，暗区间隙在从10µm到0.5µm的范围内，或者在从10µm到4µm的范围内，例如在8µm到4µm的范围内。根据一个或多个实施例，在此使用的术语“暗区间隙”是指在p接触层的相邻边缘之间没有光被反射的空间。
在一些实施例中，该方法包括形成间隔开的台面阵列。在一些实施例中，金属包括反射金属。在一些实施例中，暗区间隙在从10µm到0.5µm的范围内或者在从10µm到4µm的范围内。在一些实施例中，多个间隔开的台面被布置成像素，并且像素间距在从5µm到100µm或者从30µm到50µm的范围内。在一些实施例中，半导体层104具有从2µm到10µm范围内的厚度。
参照图3C，继图3B的操作212至218之后，方法220包括在操作222形成公共电极。在一个或多个实施例中，公共电极包括被导电金属包围的多个半导体堆叠。在一个或多个实施例中，半导体堆叠包括一层或多层GaN。
参考图3D，继图3B的操作212至218之后，方法224包括在操作226沉积电流扩散层。一些方法实施例包括在p型层上形成多层复合膜，该多层复合膜包括电流扩散层、电流扩散层的第一部分上的p接触层、以及硬掩模层下面的电流扩散层的第二部分上的（第二）电介质层。在一个或多个实施例中，多层复合膜包括p型层上的电流扩散层，该电流扩散层具有第一部分和第二部分；电流扩散层的第二部分上的电介质层；由电介质层和电流扩散层的第一部分中的侧壁限定的通孔开口；以及在电流扩散层的第一部分、电介质层的侧壁、和电介质层表面的至少一部分上的通孔开口中的p接触层。在一个或多个实施例中，多层复合膜直接形成在p型层上。在其他实施例中，在多层复合膜和p型层之间可以形成有一个或多个附加层。在一个或多个实施例中，多层复合层包括p接触层上的保护层。
一些方法实施例包括在p型层上沉积电流扩散层。其他方法实施例包括在p型层上沉积电流扩散层；在电流扩散层上沉积电介质层；在电介质层中形成通孔开口；在通孔开口中和电介质层的顶表面上共形沉积p接触层；在p接触层上沉积保护层；在保护层上沉积硬掩模层；在硬掩模层中形成开口；在硬掩模层中的开口中沉积衬垫层；以及在衬垫层上沉积p金属材料塞，该p金属材料塞具有宽度；以及在p金属材料塞上形成钝化层，该钝化层中具有限定宽度的开口，钝化层中开口的宽度小于开口中p金属材料塞和衬垫层的组合的宽度。
参考图3E，一些方法实施例包括方法230，方法230包括在操作232在p型层上方或之上沉积硬掩模层。在操作234，在硬掩模层中形成开口。在操作236，在一个或多个实施例中，衬垫层沉积在硬掩模层中的开口中。在操作238，在一个或多个实施例中，p金属材料塞沉积在衬垫层上，p金属材料塞具有宽度，并且在操作240，钝化层形成在p金属材料塞上，钝化层中具有限定宽度的开口，钝化层中开口的宽度小于p金属材料塞的宽度。
在一个或多个实施例中，制造发光二极管（LED）器件的方法包括：在衬底上沉积包括n型层、有源区和p型层的多个半导体层；在p型层之上沉积硬掩模层；蚀刻一部分半导体层和硬掩模层以形成限定像素的沟槽和多个台面，多个台面中的每一个包括半导体层，并且每个台面的高度小于或等于其宽度；在沟槽中沉积电介质材料；在硬掩模层中形成开口，并蚀刻半导体层以暴露衬底的表面和n型层的侧壁；在衬底上沉积衬垫层，包括在硬掩模层中的开口、电介质材料、n型层、和衬底的表面上沉积衬垫层；在衬垫层上沉积电极金属；平面化衬底以形成沿着n型层的侧壁电接触每个台面的n型层的n接触材料，以及硬掩模层的开口中的衬垫层上的p金属材料塞，硬掩模层的开口中的p金属材料塞和衬垫层的组合具有宽度；以及在衬底上形成钝化层，并在钝化层中形成限定宽度的开口。在一个或多个实施例中，钝化层中每个开口的宽度小于p金属材料塞和衬垫层的组合的宽度。
参考3F，一些方法实施例包括方法240，其包括在操作212沉积半导体层，例如，如参考图1A所述。方法240还包括在操作213沉积电流扩散膜或层和/或p接触层，例如，如参考图1A所述。方法240还包括在操作231沉积并图案化硬掩模层，例如，如参考图1A-1C所述。在操作233，在半导体层中形成沟槽，并且沉积电介质材料，例如，如参考图1D-1G所述。在操作234，在硬掩模层中形成开口，例如，如参考图1H所述。在操作236，在一个或多个实施例中，衬垫层沉积在硬掩模层中的开口中，例如，如参考图1H所述。在操作237，金属被沉积在沟槽中，并且p金属材料塞被沉积，例如，如参考图1I所述。在操作239，执行平面化，例如，如参考图1J所述。在操作241，形成并图案化钝化层，例如，如参考图1K和图1L所述。在操作243，形成并图案化凸块下金属化层，例如，如参照图1M所述。根据一个或多个实施例，可以利用方法240的操作来形成如图1O或图4所示的器件。
本公开的另一方面涉及电子系统。在一个或多个实施例中，电子系统包括本文所述的LED单片器件和阵列以及被配置为向一个或多个p接触层提供独立电压的驱动器电路。在一个或多个实施例中，电子系统选自由基于LED的灯具、发光条、发光片、光学显示器、和microLED显示器组成的组。
图4为LED器件300的截面视图，其示出了根据一个或多个实施例的LED器件的单个台面350。器件300类似于图1O所示的器件100的第一台面150a或第二台面150b。器件300包括半导体层304，该半导体层304包括n型层304n、p型层304p、以及n型层304n和p型层304p之间的有源区306。
在所示实施例中，p型层304p上有多层复合膜317。如所示，多层复合膜317包括p型层304p上的电流扩散层311。多层复合膜还包括电流扩散层311上的电介质层307。在一个或多个实施例中，电流扩散层311具有第一部分311y和第二部分311z。第一部分311y和第二部分311z是电流扩散层311的横向部分。p接触层305在电流扩散层311的第一部分311y上并且在通孔开口319中。电介质层307在电流扩散层311的第二部分311z上。在一个或多个实施例中，电介质层307被通孔开口319分开。通孔开口319具有至少一个侧壁319s和底部319b，底部319b暴露电流扩散层311。在所示的实施例中，通孔开口319由电介质层307的相反侧壁319s和由电流扩散层311限定的底部319b限定。在图4所示的实施例中，通孔开口319填充有p接触层305和保护层309。如图4所示，p接触层305直接在电介质层307的顶表面上、通孔开口319的侧壁319s和底部319b上、以及电流扩散层311的第一部分311y上。如图4的实施例所示，p接触层305基本上与通孔开口319共形。如这里所使用的,“基本上共形”的层是指厚度在各处（例如，在硬掩模层308上、在通孔开口319的侧壁319s上和底部319b上）大致相同的层。基本上共形的层的厚度变化小于或等于约5%、2%、1%或0.5%。在一个或多个实施例中，保护层309在p接触层305上。不旨在受理论的束缚，根据一个或多个实施例，保护层309可以防止来自p接触层305的金属离子迁移并使器件300短路。在一个或多个实施例中，保护层309覆盖整个p接触层305。在一个或多个实施例中，保护层309直接覆盖整个p接触层305。
在一个或多个实施例中，电流扩散层包括透明材料。电流扩散层与反射层分开。以这种方式，在不同于反射功能的层中实现电流扩散功能。在一个或多个实施例中，电流扩散层311包括氧化铟锡（ITO）或其他合适的导电透明材料，例如透明导电氧化物（TCO）（诸如氧化铟锌（IZO）），电流扩散层311具有从5 nm到100 nm范围内的厚度。在一些实施例中，电介质层307包括任何合适的电介质材料，例如二氧化硅（SiO2）或氮氧化硅（SiON）。在一些实施例中，保护层309包括钛-铂（TiPt）、钛-钨（TiW）、或钛-钨氮化物（TiWN）。在一个或多个实施例中，p接触层305包括反射金属。在一个或多个实施例中，p接触层305包括任何合适的反射材料，诸如但不限于镍（Ni）或银（Ag）。
不旨在受理论的束缚，根据一些实施例，p型层304p上的多层复合膜317可以平衡吸收、反射和导电性。在一些实施例中，p接触层305是高反射层。在接近和大于临界角的角度，电介质层307是比p接触层305更好的反射体，并且可能不是特别导电。在一些实施例中，电介质层307可以由多个电介质层组成，以形成DBR（分布式布拉格反射器）。在一个或多个实施例中，电流扩散层311被优化以最小化吸收并增加导电性。
在一个或多个实施例中，p接触层305跨越的台面宽度小于电流扩散层311跨越的宽度。
在所示实施例中，保护层309的第一部分上有硬掩模层308，其在电流扩散层311的第二部分311z上方，硬掩模层308中限定有硬掩模开口347。硬掩模层308可以包括任何合适的材料，包括电介质材料。硬掩模层308已经如上面参考图1A-图1N所述被掩蔽和蚀刻。
硬掩模开口347部分填充有衬垫层325，并且部分填充有p金属材料塞318p，p金属材料塞318p具有宽度339。如图4的实施例所示，衬垫层325基本上与硬掩模开口347共形。如本文中所使用的,“基本上共形”的层是指厚度在各处（例如，在硬掩模开口347的侧壁347s上和底部347b上）大致相同的层。基本上共形的层的厚度变化小于或等于约5%、2%、1%或0.5%。在一个或多个实施例中，硬掩模开口347具有至少一个侧壁347s和底表面347b。在一些实施例中，底表面347b暴露保护层309。在一个或多个实施例中，衬垫层325在硬掩模开口347的至少一个侧壁347s和底部347b上。在具体实施例中，衬垫层325基本上与硬掩模开口347的至少一个侧壁347s和底部347b共形。在所示的实施例中，有两个侧壁347，它们是限定硬掩模开口347的相反的侧壁347。在一个或多个实施例中，衬垫层325的厚度在从大约5 nm到大约2 um的范围内。在一个或多个实施例中，衬垫层325可以包括种子材料，并且衬垫层325可以包括任何合适的材料，包括但不限于铝（Al）、氮化钛、银、氧化铟锡（ITO）、钛钨（TiW）和/或钛铂（TiPt）。根据一些实施例，衬垫层325的种子材料可以促进p金属材料塞318p的镀覆。在一个或多个实施例中，衬垫层325用作电桥。衬垫层325可以通过本领域技术人员已知的任何手段（诸如溅射沉积）形成。
如图4所示，硬掩模层308上有钝化膜321。在一个或多个实施例中，钝化膜321包括第一钝化层320和第二钝化层322。第一钝化层320和第二钝化层322可以包括任何合适的材料。在一个或多个实施例中，第一钝化层320包括氧化硅（SiO2），并且第二钝化层包括氮化硅（SiN）。在一个或多个实施例中，钝化膜321中具有限定宽度349的钝化膜开口348，钝化膜开口348的宽度349小于p金属材料塞318p和衬垫层325的组合的宽度339。在一个或多个实施例中，钝化膜321被定尺寸为覆盖衬垫层325的表面325f和p金属材料塞318p的一部分。以此方式，小于p金属材料塞318p和衬垫层325的宽度339的钝化膜开口348有效地保护衬垫层325，同时允许接近p金属材料塞318p。在一个或多个实施例中，每个钝化膜开口348以p金属材料塞318p为中心。
如图4所示，在衬垫层325上形成一层p金属材料，其也可以称为p金属材料塞318p。p金属材料塞318p可以包括任何合适的材料。在一个或多个实施例中，p金属材料塞318p包括铜（Cu）。在一个或多个实施例中，内部间隔物312接触p接触层305、保护层309、和硬掩模层308的外边缘。外部间隔物314邻近内部间隔物312形成。
在一个或多个实施例中，在半导体层304n、306和304p的端部形成反射衬垫330，该反射衬垫330将它们与n接触材料318n分开。图4中的LED器件300和图1O中所示的LED器件300之间的差异是对应于图1M中所示的钝化层120的第一钝化层320，以及在一些实施例中可以包括氮化硅（SiN）的第二钝化层322。在一些实施例中，仅存在第一钝化层320，但是在其他实施例中，存在第一钝化层320和第二钝化层322。第一钝化层320和第二钝化层322中具有钝化膜开口348。在图4中，还存在包括凸块下金属化324a的阳极焊盘，其组成参考图1M进行了描述。p金属材料塞318p具有由距衬垫层325的外边缘的距离限定的宽度339，并且钝化层中的钝化膜开口348填充有凸块下金属化324a，其形成阳极焊盘。在一个或多个实施例中，开口348的宽度349小于p金属材料塞318p的宽度339。在一些实施例中，p金属材料塞318p的宽度在从2µm到30µm（例如从10µm到20µm）的范围内。
应用
本文公开的LED器件可以为单片阵列或矩阵。LED器件可以固定到背板，供在最终应用中使用。照明阵列和透镜系统可以结合本文公开的LED器件。应用包括但不限于光束控制或受益于光分布的细粒度强度、空间和时间控制的其他应用。这些应用可以包括但不限于对来自像素块或各个像素的发射的光进行精确的空间图案化。取决于应用，发射的光可以是光谱上截然不同的、随时间自适应的、和/或环境响应的。发光像素阵列可以以各种强度、空间或时间模式提供预编程的光分布。相关联的光学器件在像素、像素块或器件级别上可以是截然不同的。示例发光像素阵列可以包括具有高强度像素的共同控制的中心块的器件，该高强度像素具有相关联的公共光学器件，而边缘像素可以具有单独的光学器件。除了闪光灯，由发光像素阵列支持的常见应用包括视频照明、机动车前灯、建筑和区域照明、以及街道照明。
实施例
以下列出了各种实施例。将理解，根据本公开的范围，下面列出的实施例可以与所有方面和其他实施例相组合。
实施例（a）。一种发光二极管（LED）器件，包括：限定像素的多个台面，每个台面包括半导体层，半导体层包括n型层、有源区和p型层，每个台面的高度小于或等于其宽度；每个台面之间的空间中的n接触材料，该n接触材料提供每个台面之间的光学隔离，并且沿着n型层的侧壁电接触每个台面的n型层；电介质材料，其将p型层和有源区的侧壁与n接触材料绝缘；p型层上的电流扩散层，该电流扩散层具有第一部分和第二部分；在电流扩散层的第二部分上方的硬掩模层，该硬掩模层包括限定硬掩模开口的侧壁；衬垫层，共形沉积在电流扩散层的第一部分上方的硬掩模开口中以及硬掩模层的侧壁上；衬垫层上的p金属材料塞；硬掩模层上的钝化层；和钝化层上的凸块下金属化层。
实施例（b）。根据实施例（a）所述的LED器件，还包括在硬掩模层下面的电流扩散层的第二部分上的电介质层；由电介质层和电流扩散层的第一部分中的侧壁限定的通孔开口；以及在硬掩模层和p金属材料塞下面的p接触层，p接触层位于电流扩散层的第一部分上的通孔开口中、电介质层中的侧壁中、以及电介质层的至少一部分上。
实施例（c）。根据实施例（b）所述的LED器件，其中P接触层包括反射金属，并且电流扩散层包括透明材料。
实施例（d）。根据实施例（a）至（c）之一所述的LED器件，其中电流扩散层包括透明导电氧化物（TCO）。
实施例（e）。根据实施例（a）至（d）之一所述的LED器件，其中电流扩散层包括氧化铟锡（ITO）或氧化铟锌（IZO）。
实施例（f）。根据实施例（b）至（e）之一所述的LED器件，其中所述p接触层包括镍（Ni）和银（Ag）中的一种或多种，并且所述电介质层包括二氧化硅（SiO2）。
实施例（g）。根据实施例（b）至（f）之一所述的LED器件，还包括覆盖所述p接触层的保护层。
实施例（h）。根据实施例（g）所述的LED器件，其中保护层包括钛-铂（TiPt）、钛-钨（TiW）和钛-钨氮化物（TiWN）中的一种或多种。
实施例（i）。根据实施例（a）至（h）之一所述的LED器件，其中所述半导体层的厚度在从2µm至10µm的范围内。
实施例（j）。根据实施例（a）至（i）之一所述的LED器件，其中所述电介质材料为外部间隔物的形式，所述外部间隔物包括从由SiO2、AlOx和SiN组成的组中选择的材料，其厚度在从200 nm至1µm的范围内。
实施例（k）。根据实施例（a）至（j）之一所述的LED器件，其中每个台面之间的空间包括沟槽，所述沟槽距每个台面的顶表面的深度在从0.5µm至2µm的范围内。
实施例（l）。根据实施例（a）至（k）之一所述的LED器件，其中每个台面包括半导体层的侧壁，每个侧壁具有第一段和第二段，其中侧壁的第一段限定了与平行于n型层和p型层的水平面成在从60度至90度范围内的角度；并且侧壁的第二段与其上形成台面的衬底的顶表面形成在从75度至小于90度范围内的角度。
实施例（m）。根据实施例（a）至（l）之一所述的LED器件，其中所述多个台面包括台面阵列。
实施例（n）。一种制造发光二极管（LED）器件的方法，包括：在衬底上沉积包括n型层、有源区和p型层的多个半导体层；在p型层上沉积电流扩散层，该电流扩散层具有第一部分和第二部分；在电流扩散层上沉积硬掩模层；蚀刻半导体层的一部分、电流扩散层、和硬掩模层以形成限定像素的沟槽和多个台面，每个台面包括半导体层，并且每个台面的高度小于或等于其宽度；在沟槽中沉积第一电介质材料；蚀刻硬掩模层以在硬掩模层中形成侧壁，该侧壁与电流扩散层的第一部分一起限定硬掩模开口，硬掩模层在电流扩散层的第二部分之上；在沟槽和硬掩模开口中的衬底上沉积衬垫层；在衬垫层上的衬底上沉积金属；平面化衬底以形成n接触材料、和衬垫层上的p金属材料塞，所述n接触材料提供每个台面之间的光学隔离、并沿着n型层的侧壁电接触每个台面的n型层；在衬底上沉积钝化层并在其中形成开口；以及，在衬底上、在钝化层之上、和在钝化层的开口中沉积凸块下金属化层。
实施例（o）。根据实施例（n）所述的方法，还包括在硬掩模层下面的电流扩散层的第二部分上沉积电介质层；在电介质层中形成侧壁，该侧壁与电流扩散层的第一部分一起限定通孔开口；以及在硬掩模层和p金属材料塞下面沉积p接触层，p接触层位于电流扩散层的第一部分上的通孔开口中、电介质层中的侧壁中、以及电介质层的至少一部分上。
实施例（p）。根据实施例（o）所述的方法，其中p接触层包括反射金属，并且电流扩散层包括透明材料。
实施例（q）。根据实施例（o）至（p）之一所述的方法，还包括沉积覆盖P接触层的保护层。
实施例（r）。根据实施例（n）至（q）之一所述的方法，其中电流扩散层包括氧化铟锡（ITO）或氧化铟锌（IZO）。
实施例（s）。根据实施例（o）至（r）之一所述的方法，其中p接触层包括镍（Ni）和银（Ag）中的一种或多种，和/或电介质层包括二氧化硅（SiO2）。
实施例（t）。根据实施例（n）至（s）之一所述的方法，其中所述多个台面的像素间距在从5µm至100µm的范围内。
在描述本文所讨论的材料和方法的上下文中（尤其是在以下权利要求的上下文中），术语“一”和“一个”和“该”以及类似指称的使用应被解释为涵盖单数和复数两者，除非本文中以其他方式指示或者与上下文明显矛盾。除非本文中以其他方式指示，否则本文中值的范围的叙述仅旨在用作单独提及落入该范围内的每个单独值的速记方法，并且每个单独数值都被结合到本说明书中，如同其在本文中被单独叙述一样。除非本文中以其他方式指示或与上下文以其他方式明显矛盾，否则本文描述的所有方法都可以以任何合适的顺序执行。本文提供的任何和所有示例或示例性语言（例如，“诸如”）的使用仅旨在更好地阐明材料和方法，并且除非以其他方式要求保护，否则不对范围构成限制。本说明书中的任何语言都不应该被解释为指示任何未要求保护的元件对于实践所公开的材料和方法是必不可少的。
遍及本说明书，提及“一个实施例”、“某些实施例”、“一个或多个实施例”或“实施例”意味着结合实施例描述的特定特征、结构、材料或特性包含在本公开的至少一个实施例中。因此，诸如“在一个或多个实施例中”、“在某些实施例中”、“在一个实施例中”或“在一实施例中”之类的短语在遍及本说明书各处的出现不一定指代本公开的同一实施例。在一个或多个实施例中，特定的特征、结构、材料或特性以任何合适的方式组合。
尽管已经参考特定实施例描述了本公开，但是应理解，这些实施例仅仅是本公开的原理和应用的说明。对于本领域技术人员来说，将清楚的是，在不脱离本公开的精神和范围的情况下，可以对本公开的方法和装置进行各种修改和变化。因此，意图是本公开包括在所附权利要求及其等同物的范围内的修改和变化。

Claims (20)

1.一种发光二极管（LED）器件，包括：
限定像素的多个台面，每个台面包括半导体层，所述半导体层包括n型层、有源区和p型层，每个台面的高度小于或等于其宽度；
每个台面之间的空间中的n接触材料，所述n接触材料提供每个台面之间的光学隔离、并且沿着所述n型层的侧壁电接触每个台面的n型层；
电介质材料，所述电介质材料将所述p型层和所述有源区的侧壁与所述n接触材料绝缘；
所述p型层上的电流扩散层，所述电流扩散层具有第一部分和第二部分；
在所述电流扩散层的第二部分上方的硬掩模层，所述硬掩模层包括限定硬掩模开口的侧壁；
衬垫层，所述衬垫层共形沉积在所述电流扩散层的第一部分上方的硬掩模开口中以及所述硬掩模层的侧壁上；
所述衬垫层上的p金属材料塞；
所述硬掩模层上的钝化层；和
所述钝化层上的凸块下金属化层。
2.根据权利要求1所述的LED器件，还包括在所述硬掩模层下面的所述电流扩散层的第二部分上的电介质层；由所述电介质层和所述电流扩散层的第一部分中的侧壁限定的通孔开口；以及在所述硬掩模层和所述p金属材料塞下面的p接触层，所述p接触层位于所述电流扩散层的第一部分上的所述通孔开口中、所述电介质层中的侧壁中、以及所述电介质层的至少一部分上。
3.根据权利要求2所述的LED器件，其中所述p接触层包括反射金属，并且所述电流扩散层包括透明材料。
4.根据权利要求1所述的LED器件，其中所述多个台面包括台面阵列。
5.根据权利要求1所述的LED器件，其中所述电流扩散层包括透明导电氧化物（TCO）。
6.根据权利要求5所述的LED器件，其中所述电流扩散层包括氧化铟锡（ITO）或氧化铟锌（IZO）。
7.根据权利要求2所述的LED器件，其中所述p接触层包括镍（Ni）和银（Ag）中的一种或多种，并且所述电介质层包括二氧化硅（SiO2）。
8.根据权利要求2所述的LED器件，还包括覆盖所述p接触层的保护层。
9.根据权利要求8所述的LED器件，其中所述保护层包括钛-铂（TiPt）、钛-钨（TiW）和钛-钨氮化物（TiWN）中的一种或多种。
10.根据权利要求1所述的LED器件，其中所述半导体层的厚度在从2µm至10µm的范围内。
11. 根据权利要求1所述的LED器件，其中所述电介质材料为外部间隔物的形式，所述外部间隔物包括从由SiO2、AlOx和SiN组成的组中选择的材料，其厚度在从200 nm至1µm的范围内。
12.根据权利要求1所述的LED器件，其中每个台面之间的空间包括沟槽，所述沟槽距每个台面的顶表面的深度在从0.5µm至2µm的范围内。
13.根据权利要求1所述的LED器件，其中每个台面包括所述半导体层的侧壁，每个侧壁具有第一段和第二段，其中所述侧壁的第一段限定了与平行于所述n型层和所述p型层的水平面成在从60度至90度范围内的角度；并且所述侧壁的第二段与其上形成台面的衬底的顶表面形成在从75度至小于90度范围内的角度。
14.一种制造发光二极管（LED）器件的方法，包括：
在衬底上沉积包括n型层、有源区和p型层的多个半导体层；
在所述p型层上沉积电流扩散层，所述电流扩散层具有第一部分和第二部分；
在所述电流扩散层上沉积硬掩模层；
蚀刻半导体层的一部分、所述电流扩散层、和所述硬掩模层以形成限定像素的沟槽和多个台面，每个台面包括所述半导体层，并且每个台面的高度小于或等于其宽度；
在所述沟槽中沉积第一电介质材料；
蚀刻所述硬掩模层以在所述硬掩模层中形成侧壁，所述侧壁与所述电流扩散层的第一部分一起限定硬掩模开口，所述硬掩模层在所述电流扩散层的第二部分之上；
在所述沟槽和所述硬掩模开口中的衬底上沉积衬垫层；
在所述衬垫层上的衬底上沉积金属；
平面化所述衬底以形成n接触材料、和所述衬垫层上的p金属材料塞，所述n接触材料提供每个台面之间的光学隔离、并沿着所述n型层的侧壁电接触每个台面的n型层；
在所述衬底上沉积钝化层并在其中形成开口；以及
在所述衬底上、在所述钝化层之上、和在所述钝化层的开口中沉积凸块下金属化层。
15.根据权利要求14所述的方法，还包括在所述硬掩模层下面的所述电流扩散层的第二部分上沉积电介质层；在所述电介质层中形成侧壁，所述侧壁与所述电流扩散层的第一部分一起限定通孔开口；以及在所述硬掩模层和所述p金属材料塞下面沉积p接触层，所述p接触层位于所述电流扩散层的第一部分上的所述通孔开口中、所述电介质层中的侧壁中、以及所述电介质层的至少一部分上。
16.根据权利要求15所述的方法，其中所述p接触层包括反射金属，并且所述电流扩散层包括透明材料。
17.根据权利要求15所述的方法，还包括沉积覆盖所述P接触层的保护层。
18.根据权利要求14所述的方法，其中所述电流扩散层包括氧化铟锡（ITO）或氧化铟锌（IZO）。
19.根据权利要求15所述的方法，其中所述p接触层包括镍（Ni）和银（Ag）中的一种或多种，并且所述电介质层包括二氧化硅（SiO2）。
20.根据权利要求14所述的方法，其中所述多个台面的像素间距在从5µm至100µm的范围内。
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