CN115148793A - 功率半导体器件及制造该功率半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种功率半导体器件和制造该功率半导体器件的方法，其中该方法包括：在基板上形成沟道分离图案；在基板和沟道分离图案上形成钝化层；同时形成穿透钝化层的栅极孔、源极孔和漏极孔；以及同时形成栅电极图案、源电极图案和漏电极图案。栅电极图案可以形成在沟道分离图案上。栅电极图案的侧表面和沟道分离图案的侧表面可以具有台阶差。

Description

功率半导体器件及制造该功率半导体器件的方法
技术领域
本公开涉及功率半导体器件和/或制造该功率半导体器件的方法。
背景技术
功率半导体器件用于功率转换和/或功率控制。功率半导体器件通常可能需要高耐受电压、大电流和高速开关特性。功率半导体器件的示例是高电子迁移率晶体管(HEMT)。HEMT包括异质结结构，其中具有不同带隙的半导体材料层彼此相邻地形成。由于具有不同带隙的材料形成异质结结构，所以在具有小带隙的半导体材料层中感应出二维电子气(2DEG)层，从而可以提高电子的移动速度。
发明内容
本公开提供具有改善的电特性的功率半导体器件。
本公开提供制造具有改善的电特性的功率半导体器件的方法。
本公开提供制造具有改善的工艺效率的功率半导体器件的方法。
然而，本公开不限于此。
另外的方面将部分地在随后的描述中阐述，并且部分地将从该描述明显，或者可以通过本公开的所呈现的实施方式的实践而被了解。
根据一实施方式，一种制造功率半导体器件的方法可以包括：在基板上形成沟道分离图案；在基板和沟道分离图案上形成钝化层；以及同时形成穿透钝化层的栅电极图案、源电极图案和漏电极图案。栅电极图案可以形成在沟道分离图案上，并且栅电极图案的侧表面和沟道分离图案的侧表面可以具有台阶差。
在一些实施方式中，形成栅电极图案、源电极图案和漏电极图案可以包括：形成穿透钝化层的栅极孔、源极孔和漏极孔；通过在钝化层上沉积导电材料层来填充栅极孔、源极孔和漏极孔；以及图案化导电材料层。栅电极图案、源电极图案和漏电极图案可以分别形成在栅极孔、源极孔和漏极孔中。
在一些实施方式中，栅电极图案可以包括沿钝化层的上表面朝向漏电极图案延伸的电场弛豫区，并且电场弛豫区和漏电极图案之间的距离可以小于沟道分离图案和漏电极图案之间的距离。
在一些实施方式中，该方法可以进一步包括在沟道分离图案和栅电极图案之间形成肖特基势垒金属图案。
在一些实施方式中，肖特基势垒金属图案可以在栅电极图案和钝化层之间延伸。
在一些实施方式中，该方法可以进一步包括在栅电极图案和漏电极图案之间形成电场弛豫图案；电场弛豫图案可以与栅电极图案、源电极图案和漏电极图案同时形成。
在一些实施方式中，同时形成栅电极图案、源电极图案、漏电极图案和电场弛豫图案可以包括：形成穿透钝化层的栅极孔、源极孔和漏极孔；通过在钝化层上沉积导电材料层来填充栅极孔、源极孔和漏极孔；以及图案化导电材料层。
在一些实施方式中，栅电极图案、源电极图案和漏电极图案可以包括相同的导电材料。
在一些实施方式中，沟道分离图案可以包括p型镓氮化物(GaN)。
根据一实施方式，一种制造功率半导体器件的方法可以包括：在基板上形成沟道分离图案；在基板和沟道分离图案上形成钝化层；形成穿透钝化层的栅极孔、源极孔和漏极孔；在栅极孔中形成肖特基势垒金属图案；以及在源极孔和漏极孔中同时形成源电极图案和漏电极图案。沟道分离图案可以通过栅极孔暴露。肖特基势垒金属图案可以电连接到沟道分离图案。肖特基势垒金属图案的侧表面和沟道分离图案的侧表面可以具有台阶差。
在一些实施方式中，该方法可以进一步包括分别在源电极图案和漏电极图案上形成附加源电极图案和附加漏电极图案；附加源电极图案和附加漏电极图案可以与肖特基势垒金属图案同时形成。
在一些实施方式中，附加源电极图案和附加漏电极图案可以包括与肖特基势垒金属图案相同的导电材料。
在一些实施方式中，附加源电极图案和附加漏电极图案可以分别完全覆盖源电极图案和漏电极图案。
在一些实施方式中，附加源电极图案和附加漏电极图案可以分别部分地覆盖源电极图案和漏电极图案。
在一些实施方式中，源电极图案的一部分可以在附加源电极图案和钝化层之间暴露，漏电极图案的一部分可以在附加漏电极图案和钝化层之间暴露。
在一些实施方式中，肖特基势垒金属图案可以包括沿钝化层的上表面朝向漏电极图案延伸的电场弛豫区，并且电场弛豫区和漏电极图案之间的距离可以小于沟道分离图案和漏电极图案之间的距离。
在一些实施方式中，沟道分离图案可以包括p型镓氮化物(GaN)。
在一些实施方式中，形成肖特基势垒金属图案可以在形成源电极图案和漏电极图案之前执行。
在一些实施方式中，形成源电极图案和漏电极图案可以在形成肖特基势垒金属图案之前执行。
根据一实施方式，一种功率半导体器件可以包括：包括沟道的基板；在基板上的沟道分离图案；在基板和沟道分离图案上的钝化层，钝化层包括穿透钝化层的栅极孔、源极孔和漏极孔；以及栅电极图案、源电极图案和漏电极图案，分别在栅极孔、源极孔和漏极孔中，并延伸到钝化层的上表面上。栅极孔中的栅电极图案的侧表面和沟道分离图案的侧表面可以具有台阶差。
在一些实施方式中，栅电极图案、源电极图案和漏电极图案可以包括相同的导电材料。
在一些实施方式中，功率半导体器件可以进一步包括在栅电极图案和沟道分离图案之间的肖特基势垒金属图案，并且肖特基势垒金属图案可以包括与栅电极图案、源电极图案和漏电极图案的导电材料不同的导电材料。
在一些实施方式中，沟道分离图案可以包括p型镓氮化物(GaN)。
根据一实施方式，一种功率半导体器件可以包括：包括沟道的基板；在基板上的沟道分离图案；在基板和沟道分离图案上的钝化层；钝化层包括穿透钝化层的栅极孔、源极孔和漏极孔；以及肖特基势垒金属图案、源电极图案和漏电极图案，分别在栅极孔、源极孔和漏极孔中，并延伸到钝化层的上表面上。栅极孔中的肖特基势垒金属图案的侧表面和沟道分离图案的侧表面可以具有台阶差。
在一些实施方式中，功率半导体器件可以进一步包括分别在源电极图案和漏电极图案上的附加源电极图案和附加漏电极图案；附加源电极图案和附加漏电极图案可以包括与肖特基势垒金属图案相同的导电材料。
在一些实施方式中，沟道分离图案可以包括p型镓氮化物(GaN)。
根据一示例实施方式，一种功率半导体器件可以包括：包括沟道的基板；在基板上的沟道分离图案；在基板和沟道分离图案上的钝化层，钝化层包括穿透钝化层的栅极孔、源极孔和漏极孔；以及栅极结构、源电极图案和漏电极图案，分别在栅极孔、源极孔和漏极孔中，并延伸到钝化层的上表面上。栅极结构的底表面在第一方向上的宽度可以小于沟道分离图案的上表面在第一方向上的宽度。
在一些实施方式中，栅极结构可以包括直接接触沟道分离图案的栅电极图案。栅电极图案的在栅极孔中的部分的侧表面和沟道分离图案的侧表面可以具有台阶差。
在一些实施方式中，栅极结构可以包括在沟道分离图案上的肖特基势垒金属图案。
在一些实施方式中，肖特基势垒金属图案的在栅极孔中的部分的侧表面和沟道分离图案的侧表面可以具有台阶差。
在一些实施方式中，沟道分离图案可以包括p型镓氮化物(GaN)。
附图说明
通过结合附图进行的以下描述，本公开的某些实施方式的以上及其他方面、特征和优点将更加明显，附图中：
图1是根据一实施方式的功率半导体器件的俯视图；
图2是沿图1的线I-I'截取的功率半导体器件的剖视图；
图3至图8是对应于图1的线I-I'的功率半导体器件的剖视图，用于描述制造图1和图2的功率半导体器件的方法；
图9是根据一实施方式的功率半导体器件的俯视图；
图10是沿图9的线II-II'截取的功率半导体器件的剖视图；
图11是对应于图9的线II-II'的功率半导体器件的剖视图，用于描述制造图9和图10的功率半导体器件的方法；
图12是根据一实施方式的功率半导体器件的俯视图；
图13是沿图12的线III-III'截取的功率半导体器件的剖视图；
图14至图16是对应于图12的线III-III'的功率半导体器件的剖视图，用于描述制造图12和图13的功率半导体器件的方法；
图17是根据一实施方式的功率半导体器件的俯视图；
图18是沿图17的线IV-IV'截取的功率半导体器件的剖视图；
图19至图21是对应于图17的线IV-IV'的功率半导体器件的剖视图，用于描述制造图17和图18的功率半导体器件的方法；
图22是根据一实施方式的功率半导体器件的俯视图；
图23是沿图22的线V-V'截取的功率半导体器件的剖视图；
图24是对应于图22的线V-V'的功率半导体器件的剖视图，用于描述制造图22和图23的功率半导体器件的方法；
图25是根据一实施方式的功率半导体器件的俯视图；
图26是沿图25的线VI-VI'截取的功率半导体器件的剖视图；
图27是对应于图25的线VI-VI'的功率半导体器件的剖视图，用于描述制造图25和图26的功率半导体器件的方法；
图28是对应于图9的线II-II'的功率半导体器件的剖视图，用于描述根据一实施方式的功率半导体器件；
图29是根据一实施方式的功率半导体器件的俯视图；
图30是沿图29的线VII-VII'截取的功率半导体器件的剖视图；
图31是根据一实施方式的功率半导体器件的俯视图；
图32是沿图31的线VIII-VIII'截取的功率半导体器件的剖视图；
图33是根据一实施方式的功率半导体器件的俯视图；
图34是沿图33的线IX-IX'截取的功率半导体器件的剖视图；以及
图35是根据一实施方式的电子设备的示意图。
具体实施方式
现在将详细参照实施方式，其示例在附图中示出，其中相同的附图标记始终指代相同的元件。在这点上，给出的实施方式可以具有不同的形式，而不应被解释为限于在这里阐述的描述。因此，以下仅通过参照附图对实施方式进行描述，以说明各方面。当在这里使用时，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。诸如“……中的至少一个”的表述，当在一列元素之后时，修饰整列元素而不修饰该列中的个别元素。例如，“A、B和C中的至少一个”、“A、B或C中的至少一个”、“A、B、C或其组合中的一个”和“A、B、C及其组合中的一个”分别可以解释为涵盖以下组合中的任何一种：A；B；A和B；A和C；B和C；以及A、B和C。”
在下文中，将参照附图详细描述本公开的实施方式。在以下附图中，相同的附图标记指代相同的元件，并且为了描述的清楚和方便，附图中每个元件的尺寸可以被夸大。然而，下面要描述的实施方式仅是示例，并且可以从这些实施方式做出各种修改。
在下文中，被称为“在”一元件“上”的物体可以包括与所述元件接触并直接在所述元件上方的那些以及在所述元件上方但不与其接触的那些。
单数表述可以包括复数表述，除非上下文另外明确指示。此外，当一部分“包括”某个元件时，除非另有说明，否则其可以指示可进一步包括另一元件，而不排除另一元件。
另外，说明书中描述的诸如“……单元”、“……部分”、“……模块”等的术语是指处理至少一个功能或操作的单元。
图1是根据一实施方式的功率半导体器件的俯视图。图2是沿图1的线I-I'截取的功率半导体器件的剖视图。
参照图1和图2，功率半导体器件10可以被提供。例如，功率半导体器件10可以包括高电子迁移率晶体管(HEMT)。功率半导体器件10可以包括基板100、沟道分离图案210、栅电极图案410、钝化层310、源电极图案420和漏电极图案430。基板100可以包括沟道层110和沟道供应层120。沟道层110可以包括III-V族化合物半导体。例如，沟道层110可以包括镓氮化物(GaN)。基板100可以包括在其中形成功率半导体器件10的有源区AR。
沟道供应层120可以提供在沟道层110上。沟道供应层120可以是与沟道层110不同的半导体层。沟道供应层120可以在沟道层110中形成二维电子气(2DEG)层130。例如，2DEG层130可以包括功率半导体器件10的沟道。2DEG层130可以形成在沟道层110中与沟道供应层120和沟道层110之间的界面相邻。例如，2DEG层130可以在平行于基板100的上表面的第一方向DR1上延伸。沟道供应层120可以在偏振特性、能带隙和晶格常数中的至少一个方面不同于沟道层110。例如，沟道供应层120可以具有比沟道层110大的极化率和能带隙中的至少一个。沟道供应层120可以包括从包含铝(Al)、镓(Ga)、铟(In)和硼(B)中的至少一种的氮化物当中选择的一种或更多种材料。例如，沟道供应层120可以包括AlGaN、AlInN、InGaN、AlN和AlInGaN中的至少一种。沟道供应层120可以具有单层结构或多层结构。
沟道分离图案210可以提供在沟道供应层120上。沟道分离图案210可以增加与其相邻的沟道供应层120的能带。因此，耗尽区132可以形成在与沟道分离图案210相邻的2DEG层130中。耗尽区132可以指其中没有形成2DEG层130的区域。例如，耗尽区132可以在垂直于基板100的上表面的第二方向DR2上与沟道分离图案210重叠。因此，功率半导体器件10可以具有常关特性。
沟道分离图案210可以包括III-V族氮化物半导体。例如，沟道分离图案210可以包括GaN、AlGaN、InN、AlInN、InGaN和AlInGaN中的至少一种。沟道分离图案210可以包括p型半导体层或掺有p型杂质的层。例如，沟道分离图案210可以包括掺有诸如镁(Mg)的p型杂质的p型GaN层或p型AlGaN层。
钝化层310可以提供在基板100和沟道分离图案210上。钝化层310可以沿着基板100和沟道分离图案210的表面延伸。钝化层310可以包括绝缘材料。例如，钝化层310可以包括氧化物、氮化物或其组合。例如，钝化层310可以包括硅氧化物(例如SiO2)、铝氧化物(例如Al2O3)、铪氧化物(例如HfO2)和硅氮化物(SixNy)中的至少一种。
栅极孔GH、源极孔SH和漏极孔DH可以提供在钝化层310中。栅极孔GH可以穿透钝化层310以暴露沟道分离图案210。栅极孔GH在第一方向DR1上的宽度可以小于沟道分离图案210在第一方向上的宽度。
源极孔SH和漏极孔DH可以穿透钝化层310以暴露基板100。源极孔SH和漏极孔DH可以彼此分开，并且栅极孔GH在其间。漏极孔DH可以在第一方向DR1上与源极孔SH分开。尽管示出了源极孔SH和漏极孔DH不穿透沟道供应层120，但这仅是示例。在另一示例中，源极孔SH和/或漏极孔DH可以穿透沟道供应层120以暴露沟道层110。
栅电极图案410可以提供在沟道分离图案210上。栅电极图案410可以填充栅极孔GH并延伸到钝化层310上。栅极孔GH中的栅电极图案410的宽度可以小于沟道分离图案210的宽度。紧邻沟道分离图案210的栅电极图案410的宽度可以小于沟道分离图案210的宽度。例如，栅电极图案410的最下端的宽度可以小于沟道分离图案210的宽度。因此，栅电极图案410和沟道分离图案210可以具有台阶差。其中栅电极图案410和沟道分离图案210具有台阶差的结构可以被称为台阶栅极结构。因为栅极孔GH中的栅电极图案410具有比沟道分离图案210的宽度小的宽度，所以可以减少沿栅电极图案410的侧表面和沟道分离图案210的侧表面流动的泄漏电流，并且可以限制和/或防止电场集中在栅电极图案410的侧表面上。栅电极图案410可以包括导电材料。例如，栅电极图案410可以包括钛氮化物(TiN)、铂(Pt)、钯(Pd)、钨(W)、钛(Ti)、Al、镍(Ni)和金(AU)中的至少一种。栅电极图案410可以具有单层结构或多层结构。
栅电极图案410可以包括在第一方向DR1上从栅极孔GH中的栅电极图案410的侧表面突出的电场弛豫区410R。电场弛豫区410R可以沿钝化层310的上表面延伸。电场弛豫区410R可以布置为比沟道分离图案210更靠近漏电极图案430。电场弛豫区410R和漏电极图案430之间在第一方向DR1上的距离可以小于沟道分离图案210和漏电极图案430之间在第一方向DR1上的距离。电场弛豫区410R可以降低栅极孔GH和沟道分离图案210之间的结部分处的电场集中。
源电极图案420和漏电极图案430可以彼此分开，并且栅电极图案410在其间。例如，漏电极图案430可以在第一方向DR1上与源电极图案420分开。源电极图案420和漏电极图案430可以分别填充源极孔SH和漏极孔DH，并且延伸到钝化层310上。源电极图案420和漏电极图案430可以穿透钝化层310。尽管示出了源电极图案420和漏电极图案430通过沟道供应层120与沟道层110分开，但这仅是示例。在另一示例中，源电极图案420和/或漏电极图案430可以穿透沟道供应层120以与沟道层110接触。例如，穿透沟道供应层120的源电极图案420和/或漏电极图案430可以延伸到与2DEG层130直接接触的深度。源电极图案420和漏电极图案430可以与沟道供应层120欧姆接触。欧姆接触层(未示出)可以根据需要插置在源电极图案420和沟道供应层120之间以及在漏电极图案430和沟道供应层120之间。源电极图案420和漏电极图案430可以具有单层结构或多层结构。源电极图案420和漏电极图案430可以包括与栅电极图案410基本相同的材料。例如，源电极图案420和漏电极图案430可以包括TiN、Pt、Pd、W、Ti、Al、Ni和Au中的至少一种。
在本公开中，可以减少沿栅电极图案410的侧表面和沟道分离图案210的侧表面流动的泄漏电流，并且功率半导体器件10可以被提供从而限制和/或防止电场集中在栅电极图案410的侧表面上。本公开可以提供功率半导体器件10，其中电场被限制和/或防止集中在栅极孔GH和沟道分离图案210之间的结部分上。
图3至图8是对应于图1的线I-I'的功率半导体器件的剖视图，用于描述制造图1和图2的功率半导体器件的方法。
参照图3，可以顺序堆叠沟道层110和沟道供应层120。沟道层110和沟道供应层120可以构成基板100。例如，沟道层110和沟道供应层120可以通过外延生长工艺形成在沉积基板(例如，硅基板、硅碳化物(SiC)基板、GaN基板、金刚石基板或蓝宝石基板)上。例如，外延生长工艺可以包括金属有机化学气相沉积工艺、液相外延工艺、氢化物气相外延工艺、分子束外延工艺或金属有机气相外延工艺中的至少一种。
沟道层110可以包括III-V族化合物半导体。例如，沟道层110可以包括GaN。沟道供应层120可以是与沟道层110不同的半导体层。沟道供应层120可以在极化特性、能带隙和晶格常数中的至少之一方面不同于沟道层110。沟道供应层120可以包括从包含Al、Ga、In和B中的至少一种的氮化物当中选择的一种或更多种材料。例如，沟道供应层120可以包括AlGaN、AlInN、InGaN、AlN和AlInGaN中的至少一种。沟道供应层120可以具有单层结构或多层结构。
沟道供应层120可以在沟道层110中形成2DEG层130。2DEG层130可以形成在沟道层110中与沟道供应层120和沟道层110之间的界面相邻。2DEG层130可以在平行于基板100的上表面的第一方向DR1上延伸。
参照图4，可以在沟道供应层120上形成沟道分离层200。例如，沟道分离层200可以通过外延生长工艺形成在沟道供应层120上。沟道分离层200可以包括III-V族化合物半导体。例如，沟道分离层200可以包括GaN、AlGaN、InN、AlInN、InGaN和AlInGaN中的至少一种。沟道分离层200可以包括p型半导体层或掺有p型杂质的层。例如，沟道分离层200可以掺有诸如Mg的p型杂质。例如，沟道分离层200可以包括p型GaN层或p型AlGaN层。
可以在沟道分离层200上形成掩模图案EM。例如，掩模图案EM可以包括光致抗蚀剂图案。
参照图5，可以通过使用掩模图案EM作为蚀刻掩模的蚀刻工艺图案化沟道分离层200，从而可以形成沟道分离图案210。针对沟道分离层200的蚀刻工艺可以被执行以使得基板100暴露。沟道分离图案210可以增加与其相邻的沟道供应层120的能带。其中不产生2DEG层130的耗尽区132可以形成在与沟道分离图案210相邻的沟道层中。因此，功率半导体器件10可以具有常关特性。掩模图案EM可以在蚀刻工艺期间或在完成蚀刻工艺之后被去除。
参照图6，可以在基板100和沟道分离图案210上形成钝化层310。形成钝化层310的工艺可以包括在基板100和沟道分离图案210上沉积绝缘材料。例如，钝化层310可以通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺形成。例如，钝化层310可以包括氧化物、氮化物或其组合。例如，钝化层310可以包括SiO2、Al2O3、HfO2和SixNy中的至少一种。
可以在钝化层310上形成掩模图案EM，用于形成栅极孔GH、源极孔SH和漏极孔DH。例如，掩模图案EM可以包括光致抗蚀剂图案。掩模图案EM可以暴露钝化层310的其中将形成栅极孔GH、源极孔SH和漏极孔DH的部分。
参照图7，可以通过使用掩模图案EM作为蚀刻掩模的蚀刻工艺图案化钝化层310，从而可以形成栅极孔GH、源极孔SH和漏极孔DH。蚀刻工艺可以被执行以使得基板100和沟道分离图案210暴露。掩模图案EM可以在蚀刻工艺期间或在完成蚀刻工艺之后被去除。
参照图8，可以在钝化层310上形成导电材料层400。导电材料层400可以沿着钝化层310延伸并且可以填充栅极孔GH、源极孔SH和漏极孔DH。虽然示出了导电材料层400完全填充栅极孔GH、源极孔SH和漏极孔DH，但这仅是示例。在另一示例中，导电材料层400可以部分地填充栅极孔GH、源极孔SH和/或漏极孔DH。导电材料层400可以与基板100和沟道分离图案210直接接触。形成导电材料层400的工艺可以包括在钝化层310上沉积导电材料(例如，TiN、Pt、Pd、W、Ti、Al、Ni和Au中的至少一种)。例如，导电材料层400可以通过CVD工艺、PVD工艺或ALD工艺形成。
掩模图案EM可以在导电材料层400上形成。例如，掩模图案EM可以包括光致抗蚀剂图案。掩模图案EM可以形成为在第二方向DR2上与栅极孔GH、源极孔SH和漏极孔DH重叠。
再次参照图2，可以通过使用掩模图案EM作为蚀刻掩模的蚀刻工艺图案化导电材料层400，从而可以形成栅电极图案410、源电极图案420和漏电极图案430。掩模图案EM可以在蚀刻工艺期间或在完成蚀刻工艺之后被去除。因为栅电极图案410、源电极图案420和漏电极图案430被同时形成，所以与栅电极图案410、源电极图案420和漏电极图案430分开形成的情况相比，工艺时间和工艺成本可以减少。
图9是根据一实施方式的功率半导体器件的俯视图。图10是沿图9的线II-II'截取的功率半导体器件的剖视图。为了描述的简洁，与以上参照图1和图2给出的描述基本相同的描述可以被省略。
参照图9和图10，功率半导体器件11可以被提供。功率半导体器件11可以包括基板100、沟道分离图案210、栅电极图案410、钝化层310、源电极图案420、漏电极图案430和电场弛豫图案440。基板100、沟道分离图案210、栅电极图案410、钝化层310、源电极图案420和漏电极图案430可以与参照图1和图2描述的那些基本相同。
电场弛豫图案440可以在栅电极图案410和漏电极图案430之间。电场弛豫图案440可以与栅电极图案410和漏电极图案430间隔开。电场弛豫图案440可以提供在钝化层310上。电场弛豫图案440可以包括导电材料。电场弛豫图案440可以包括与栅电极图案410、源电极图案420和漏电极图案430基本相同的材料。例如，电场弛豫图案440可以包括TiN、Pt、Pd、W、Ti、Al、Ni和Au中的至少一种。
当功率半导体器件11运行时，电压可以被施加到电场弛豫图案440。例如，施加到电场弛豫图案440的电压可以与施加到源电极图案420的电压相同。例如，导电通路和导电线可以在电场弛豫图案440和源电极图案420之间，以将电场弛豫图案440电连接到源电极图案420。
本公开中的电场弛豫图案440可以降低在栅极孔GH和沟道分离图案210之间的结部分处的电场集中。因此，功率半导体器件11可以具有改善的电特性。
图11是对应于图9的线II-II'的功率半导体器件的剖视图，用于描述制造图9和图10的功率半导体器件的方法。为了描述的简洁，与以上参照图3至图8给出的描述基本相同的描述可以被省略。
参照图11，沟道分离图案210、钝化层310、导电材料层400和掩模图案EM可以通过与参照图3至图8描述的工艺基本相同的工艺在基板100上形成。然而，与参照图8描述的示例不同，掩模图案EM可以进一步包括用于在形成为与栅极孔GH重叠的图案和形成为与漏极孔DH重叠的图案之间产生电场弛豫图案440的掩模图案EM。
再次参照图10，可以通过使用掩模图案EM作为蚀刻掩模的蚀刻工艺图案化导电材料层400，从而可以形成栅电极图案410、源电极图案420、漏电极图案430和电场弛豫图案440。掩模图案EM可以在蚀刻工艺期间或在完成蚀刻工艺之后被去除。因为栅电极图案410、源电极图案420、漏电极图案430和电场弛豫图案440被同时形成，所以与栅电极图案410、源电极图案420、漏电极图案430和电场弛豫图案440分开形成的情况相比，工艺时间和工艺成本可以减少。
图12是根据一实施方式的功率半导体器件的俯视图。图13是沿图12的线III-III'截取的功率半导体器件的剖视图。为了描述的简洁，与以上参照图1和图2给出的描述基本相同的描述可以被省略。
参照图12和图13，功率半导体器件12可以被提供。功率半导体器件12可以包括基板100、沟道分离图案210、肖特基势垒金属图案510、栅电极图案410、钝化层310、源电极图案420和漏电极图案430。基板100、沟道分离图案210、栅电极图案410、钝化层310、源电极图案420和漏电极图案430可以与参照图1和图2描述的那些基本相同。
肖特基势垒金属图案510可以在钝化层310和栅电极图案410之间以及在沟道分离图案210和栅电极图案410之间。肖特基势垒金属图案510可以与栅电极图案410直接接触。钝化层310的上表面上的肖特基势垒金属图案510的侧表面可以与栅电极图案410的侧表面共面。例如，肖特基势垒金属图案510的侧表面和栅电极图案410的侧表面可以在钝化层310的上表面上在第二方向DR2上延伸。
肖特基势垒金属图案510可以具有高的功函数。例如，肖特基势垒金属图案510可以包括TiN、钽氮化物(TaN)、钌(Ru)、Mo、Al、钨氮化物(WN)、二硅化锆(ZrSi2)、二硅化钼(MoSi2)、硅化钽(TaSi2)或硅化镍(NiSi2)。肖特基势垒金属图案510和沟道分离图案210之间的电阻可以高于栅电极图案410和沟道分离图案210之间的电阻。
本公开可以提供功率半导体器件12，其通过包括与沟道分离图案210具有肖特基势垒的肖特基势垒金属图案510而具有改善的电特性。
图14至图16是对应于图12的线III-III'的功率半导体器件的剖视图，用于描述制造图12和图13的功率半导体器件的方法。为了描述的简洁，与以上参照图3至图8给出的描述基本相同的描述可以被省略。
参照图14，可以通过与参照图3至图7描述的工艺基本相同的工艺在基板100上形成沟道分离图案210和钝化层310。
可以在钝化层310上形成肖特基势垒金属层500。肖特基势垒金属层500可以沿着钝化层310的表面、沟道分离图案210的通过栅极孔GH暴露的表面、源极孔SH、漏极孔DH以及基板100的表面延伸。肖特基势垒金属层500的形成可以包括在钝化层310上沉积肖特基势垒金属(例如，CVD工艺、PVD工艺或ALD工艺)。例如，肖特基势垒金属可以包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2或NiSi2。
可以在肖特基势垒金属层500上形成掩模图案EM。例如，掩模图案EM可以包括光致抗蚀剂图案。掩模图案EM可以在沟道分离图案210上形成。掩模图案EM可以形成为在第二方向DR2上与沟道分离图案210重叠。
参照图15，可以通过使用掩模图案EM作为蚀刻掩模的蚀刻工艺图案化肖特基势垒金属层500，从而可以形成肖特基势垒金属图案510。掩模图案EM可以在蚀刻工艺期间或在完成蚀刻工艺之后被去除。肖特基势垒金属图案510可以与参照图12和图13描述的那些基本相同。
参照图16，可以通过与参照图8描述的工艺基本相同的工艺在钝化层310和肖特基势垒金属图案510上形成导电材料层400和掩模图案EM。导电材料层400可以覆盖钝化层310和肖特基势垒金属图案510，并且可以填充栅极孔GH、源极孔SH和漏极孔DH。虽然示出了导电材料层400完全填充栅极孔GH、源极孔SH和漏极孔DH，但这仅是示例。在另一示例中，导电材料层400可以部分地填充栅极孔GH、源极孔SH和/或漏极孔DH。导电材料层400可以与基板100和肖特基势垒金属图案510直接接触。掩模图案EM可以在第二方向DR2上与肖特基势垒金属图案510完全重叠。例如，掩模图案EM可以完全包括于在第二方向DR2上与肖特基势垒金属图案510重叠的区域中。
再次参照图13，可以通过使用掩模图案EM作为蚀刻掩模的蚀刻工艺图案化导电材料层400，从而可以形成栅电极图案410、源电极图案420和漏电极图案430。掩模图案EM可以在蚀刻工艺期间或在完成蚀刻工艺之后被去除。例如，肖特基势垒金属图案510的一部分可以在导电材料层400的蚀刻工艺期间被一起蚀刻。因此，栅电极图案410的侧表面和肖特基势垒金属图案510的侧表面可以在钝化层310的上表面上共面。
图17是根据一实施方式的功率半导体器件的俯视图。图18是沿图17的线IV-IV'截取的功率半导体器件的剖视图。为了描述的简洁，与以上参照图12和图13给出的描述基本相同的描述可以被省略。
参照图17和图18，功率半导体器件13可以被提供。功率半导体器件13可以包括除了参照图12和图13描述的功率半导体器件12的栅电极图案410之外的其他元件。在功率半导体器件13中，肖特基势垒金属图案510可以具有栅电极的功能。
本公开可以提供功率半导体器件13，其通过包括与沟道分离图案210具有肖特基势垒的肖特基势垒金属图案510而具有改善的电特性。
图19至图21是功率半导体器件的对应于图17的线IV-IV'的剖视图，用于描述制造图17和图18的功率半导体器件的方法。为了描述的简洁，与以上参照图3至图8给出的描述和以上参照图14给出的描述基本相同的描述可以被省略。
参照图19，可以通过与参照图3至图8描述的工艺基本相同的工艺在基板100上形成沟道分离图案210、钝化层310、导电材料层400和掩模图案EM。与图8中的图示不同，可以不在栅极孔GH上形成掩模图案EM。
参照图20，可以通过使用掩模图案EM作为蚀刻掩模的蚀刻工艺图案化导电材料层400，从而可以形成源电极图案420和漏电极图案430。掩模图案EM可以在蚀刻工艺期间或在完成蚀刻工艺之后被去除。因为掩模图案EM没有形成在栅极孔GH上，所以可以去除栅极孔GH中的导电材料层400。沟道分离图案210可以通过栅极孔GH暴露。
参照图21，可以通过与参照图14描述的工艺基本相同的工艺形成肖特基势垒金属层500和掩模图案EM。肖特基势垒金属层500可以沿着钝化层310的表面和沟道分离图案210的通过栅极孔GH暴露的表面延伸。掩模图案EM可以提供在沟道分离图案210上。掩模图案EM可以不形成在源电极图案420和漏电极图案430上。
再次参照图18，可以通过使用掩模图案EM作为蚀刻掩模的蚀刻工艺图案化肖特基势垒金属层500，从而可以形成肖特基势垒金属图案510。源电极图案420和漏电极图案430上的肖特基势垒金属层500可以被去除以暴露源电极图案420和漏电极图案430。掩模图案EM可以在蚀刻工艺期间或在完成蚀刻工艺之后被去除。
图22是根据一实施方式的功率半导体器件的俯视图。图23是沿图22的线V-V'截取的功率半导体器件的剖视图。为了描述的简洁，与以上参照图17和图18给出的描述基本相同的描述可以被省略。
参照图22和图23，功率半导体器件14可以被提供。功率半导体器件14可以包括参照图17和图18描述的功率半导体器件13的所有元件，并且可以进一步包括附加源电极图案520和附加漏电极图案530。
附加源电极图案520可以提供在源电极图案420上。附加源电极图案520可以完全覆盖源电极图案420的上表面和暴露的侧表面。附加源电极图案520可以从源电极图案420延伸到钝化层310上。
附加漏电极图案530可以提供在漏电极图案430上。附加漏电极图案530可以完全覆盖漏电极图案430的上表面和暴露的侧表面。附加漏电极图案530可以从漏电极图案430延伸到钝化层310上。
图24是对应于图22的线V-V'的功率半导体器件的剖视图，用于描述制造图22和图23的功率半导体器件的方法。为了描述的简洁，与以上参照图19至图21给出的描述基本相同的描述可以被省略。
参照图24，可以通过与参照图19至图21描述的工艺基本相同的工艺在基板100上形成沟道分离图案210、钝化层310、源电极图案420、漏电极图案430、肖特基势垒金属层500和掩模图案EM。与图21中的图示不同，掩模图案EM可以在沟道分离图案210、源电极图案420和漏电极图案430上形成。源电极图案420和漏电极图案430上的掩模图案EM可以完全覆盖源电极图案420和漏电极图案430。源电极图案420上的掩模图案EM可以从源电极图案420的上表面延伸到其暴露的侧表面。漏电极图案430上的掩模图案EM可以从漏电极图案430的上表面延伸到其暴露的侧表面。
再次参照图23，可以通过使用掩模图案EM作为蚀刻掩模的蚀刻工艺图案化肖特基势垒金属层500，从而可以形成肖特基势垒金属图案510、附加源电极图案520和附加漏电极图案530。肖特基势垒金属图案510、附加源电极图案520和附加漏电极图案530可以与参照图22和图23描述的那些基本相同。掩模图案EM可以在蚀刻工艺期间或在完成蚀刻工艺之后被去除。
图25是根据一实施方式的功率半导体器件的俯视图。图26是沿图25的线VI-VI'截取的功率半导体器件的剖视图。为了描述的简洁，与以上参照图22和图23给出的描述基本相同的描述可以被省略。
参照图25和图26，功率半导体器件15可以被提供。功率半导体器件15可以与参照图22和图23描述的功率半导体器件14基本相同，除了附加源电极图案520和附加漏电极图案530的形状之外。
与参照图22和图23给出的描述不同，附加源电极图案520可以不提供在源电极图案420的侧表面上。附加源电极图案520可以提供在源电极图案420的上表面上。尽管图25示出了附加源电极图案520小于源电极图案420，但这仅是示例。在另一示例中，附加源电极图案520和源电极图案420可以彼此完全重叠。换言之，附加源电极图案520的上表面和源电极图案420的上表面可以具有相同的面积。源电极图案420的一部分可以在附加源电极图案520和钝化层310之间暴露。
与参照图22和图23给出的描述不同，附加漏电极图案530可以不提供在漏电极图案430的侧表面上。附加漏电极图案530可以提供在漏电极图案430的上表面上。尽管图25示出了附加漏电极图案530小于漏电极图案430，但这仅是示例。在另一示例中，附加漏电极图案530和漏电极图案430可以彼此完全重叠。换言之，附加漏电极图案530的上表面和漏电极图案430的上表面可以具有相同的面积。漏电极图案430的一部分可以在附加漏电极图案530和钝化层310之间暴露。
图27是对应于图25的线VI-VI'的功率半导体器件的剖视图，用于描述制造图25和图26的功率半导体器件的方法。为了描述的简洁，与以上参照图24给出的描述基本相同的描述可以被省略。
参照图27，可以通过与参照图24描述的工艺基本相同的工艺在基板100上形成沟道分离图案210、钝化层310、源电极图案420、漏电极图案430、肖特基势垒金属层500和掩模图案EM。与图24中的图示不同，掩模图案EM可以不形成为完全覆盖源电极图案420和漏电极图案430。掩模图案EM可以形成在源电极图案420的上表面和漏电极图案430的上表面上。掩模图案EM可以不形成在源电极图案420的侧表面和漏电极图案430的侧表面上。
再次参照图26，可以通过使用掩模图案EM作为蚀刻掩模的蚀刻工艺图案化肖特基势垒金属层500，从而可以形成肖特基势垒金属图案510、附加源电极图案520和附加漏电极图案530。肖特基势垒金属图案510、附加源电极图案520和附加漏电极图案530可以与参照图22和图23描述的那些基本相同。掩模图案EM可以在蚀刻工艺期间或在完成蚀刻工艺之后被去除。
图28是对应于图9的线II-II'的功率半导体器件的剖视图，用于描述根据一实施方式的功率半导体器件。为了描述的简洁，与以上参照图12和图13给出的描述和参照图9和图10给出的描述基本相同的描述可以被省略。
参照图28，功率半导体器件16可以被提供。功率半导体器件16可以包括基板100、沟道分离图案210、肖特基势垒金属图案510、栅电极图案410、钝化层310、源电极图案420、漏电极图案430和电场弛豫图案440。
基板100、沟道分离图案210、栅电极图案410、钝化层310、源电极图案420、漏电极图案430和电场弛豫图案440可以与参照图9和图10描述的那些基本相同。
电场弛豫图案440可以与参照图9和图10描述的电场弛豫图案基本相同，除了电场弛豫图案440相对于肖特基势垒金属图案510的位置之外。
电场弛豫图案440可以在肖特基势垒金属图案510和漏电极图案430之间。电场弛豫图案440可以与肖特基势垒金属图案510和漏电极图案430间隔开。
当功率半导体器件16运行时，电压可以被施加到电场弛豫图案440。例如，施加到电场弛豫图案440的电压可以与施加到源电极图案420的电压相同。例如，导电通路和导电线可以在电场弛豫图案440和源电极图案420之间，以将电场弛豫图案440电连接到源电极图案420。
本公开中的电场弛豫图案440可以降低在栅极孔GH和沟道分离图案210之间的结部分处的电场集中。因此，可以提供具有改善的电特性的功率半导体器件16。
图29是根据一实施方式的功率半导体器件的俯视图。图30是沿图29的线VII-VII'截取的功率半导体器件的剖视图。为了描述的简洁，与以上参照图28给出的描述基本相同的描述可以被省略。
参照图29和图30，功率半导体器件17可以被提供。功率半导体器件17可以包括参照图28描述的功率半导体器件16的元件当中的除了栅电极图案410之外的其它元件。在功率半导体器件17中，肖特基势垒金属图案510可以具有栅电极的功能。
本公开可以提供功率半导体器件17，其通过包括与沟道分离图案210具有肖特基势垒的肖特基势垒金属图案510而具有改善的电特性。
图31是根据一实施方式的功率半导体器件的俯视图。图32是沿图31的线VIII-VIII'截取的功率半导体器件的剖视图。为了描述的简洁，与以上参照图29和图30给出的描述基本相同的描述可以被省略。
参照图31和图32，功率半导体器件18可以被提供。功率半导体器件18可以包括参照图29和图30描述的功率半导体器件17的所有元件，并且可以进一步包括附加源电极图案520和附加漏电极图案530。
附加源电极图案520可以提供在源电极图案420上。附加源电极图案520可以完全覆盖源电极图案420的上表面和暴露的侧表面。附加源电极图案520可以从源电极图案420延伸到钝化层310上。
附加漏电极图案530可以提供在漏电极图案430上。附加漏电极图案530可以完全覆盖漏电极图案430的上表面和暴露的侧表面。附加漏电极图案530可以从漏电极图案430延伸到钝化层310上。附加漏电极图案530可以与电场弛豫图案440间隔开。电场弛豫图案440可以在附加漏电极图案530和肖特基势垒金属图案510之间。
本公开可以提供具有改善的电特性的功率半导体器件18。
图33是根据一实施方式的功率半导体器件的俯视图。图34是沿图33的线IX-IX'截取的功率半导体器件的剖视图。为了描述的简洁，与以上参照图31和图32给出的描述基本相同的描述可以被省略。
参照图33和图34，功率半导体器件19可以被提供。功率半导体器件19可以与参照图31和图32描述的功率半导体器件18基本相同，除了附加源电极图案520和附加漏电极图案530的形状之外。
与参照图31和图32给出的描述不同，附加源电极图案520可以不提供在源电极图案420的侧表面上。附加源电极图案520可以仅提供在源电极图案420的上表面上。虽然在图33中示出了附加源电极图案520小于源电极图案420，但这仅是示例。在另一示例中，附加源电极图案520和源电极图案420可以彼此完全重叠。换言之，附加源电极图案520的上表面和源电极图案420的上表面可以具有相同的面积。源电极图案420的一部分可以在附加源电极图案520和钝化层310之间暴露。
附加漏电极图案530可以不提供在漏电极图案430的侧表面上。附加漏电极图案530可以仅提供在漏电极图案430的上表面上。尽管在图33中示出了附加漏电极图案530小于漏电极图案430，但这仅是示例。在另一示例中，附加漏电极图案530和漏电极图案430可以彼此完全重叠。换言之，附加漏电极图案530的上表面和漏电极图案430的上表面可以具有相同的面积。漏电极图案430的一部分可以在附加漏电极图案530和钝化层310之间暴露。
本公开可以提供具有改善的电特性的功率半导体器件19。
本公开可以提供具有改善的电特性的功率半导体器件。
本公开可以提供制造具有改善的电特性的功率半导体器件的方法。
本公开可以提供制造具有改善的工艺效率的功率半导体器件的方法。
在以上讨论的实施方式中，栅电极图案410和肖特基势垒金属图案510可以单独地或组合地被称为栅极结构。
图35是根据一实施方式的电子设备的示意图。
参照图35，电子设备1000包括一个或更多个电子设备部件，包括经由总线1010通信地联接在一起的处理器(例如，处理电路)1020和存储器1030。
处理电路1020可以被包括在处理电路的一个或更多个实例中，可以包括处理电路的一个或更多个实例和/或可以由处理电路的一个或更多个实例来实现，处理电路的所述一个或更多个实例为诸如包括逻辑电路的硬件、诸如执行软件的处理器的硬件/软件组合、或其组合。例如，处理电路1020可以包括但不限于中央处理单元(CPU)、应用处理器(AP)、算术逻辑单元(ALU)、图形处理单元(GPU)、数字信号处理器、微型计算机、场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器或专用集成电路(ASIC)等。在一些示例实施方式中，存储器1030可以包括存储指令程序的非暂时性计算机可读存储器件，例如固态驱动器(SSD)，并且处理电路1020可以被配置为执行指令程序以实现电子设备1000的功能。
在一些示例实施方式中，电子设备1000可以包括联接到总线1010的一个或更多个附加部件1040，其可以包括例如电源、光传感器、发光器件、其任意组合等。在一些示例实施方式中，处理电路1020、存储器1030或者一个或更多个附加部件1040中的一个或更多个可以包括根据这里描述的示例实施方式中的任一个的任何功率半导体器件10至19。
然而，本公开的效果不限于此。
应理解，这里描述的实施方式应仅在描述性的意义上被考虑，而不是出于限制的目的。每个实施方式内的特征或方面的描述通常应被认为可用于其他实施方式中的其他类似特征或方面。虽然已经参照附图描述了一个或更多个实施方式，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的精神和范围的情况下，可以在其中进行在形式和细节上的各种改变。
本申请基于2021年3月30日在韩国知识产权局提交的韩国专利申请第10-2021-0041267号和2021年4月27日在韩国知识产权局提交的韩国专利申请第10-2021-0054645号并要求其优先权，这两个韩国专利申请的公开内容通过引用全文在此合并。

Claims (31)

1.一种制造功率半导体器件的方法，所述方法包括：
在基板上形成沟道分离图案；
在所述基板和所述沟道分离图案上形成钝化层；以及
同时形成穿透所述钝化层的栅电极图案、源电极图案和漏电极图案，
其中所述栅电极图案形成在所述沟道分离图案上，以及
所述栅电极图案的侧表面与所述沟道分离图案的侧表面具有台阶差。
2.如权利要求1所述的方法，其中形成所述栅电极图案、所述源电极图案和所述漏电极图案包括：
形成穿透所述钝化层的栅极孔、源极孔和漏极孔；
通过在所述钝化层上沉积导电材料层，填充所述栅极孔、所述源极孔和所述漏极孔；以及
图案化所述导电材料层，
其中所述栅电极图案、所述源电极图案和所述漏电极图案分别形成在所述栅极孔、所述源极孔和所述漏极孔中。
3.如权利要求2所述的方法，
其中所述栅电极图案包括沿所述钝化层的上表面朝向所述漏电极图案延伸的电场弛豫区，以及
所述电场弛豫区和所述漏电极图案之间的距离小于所述沟道分离图案和所述漏电极图案之间的距离。
4.如权利要求1所述的方法，进一步包括：
在所述沟道分离图案和所述栅电极图案之间形成肖特基势垒金属图案。
5.如权利要求4所述的方法，
其中所述肖特基势垒金属图案在所述栅电极图案和所述钝化层之间延伸。
6.如权利要求1所述的方法，进一步包括形成：
在所述栅电极图案和所述漏电极图案之间的电场弛豫图案，
其中所述电场弛豫图案与所述栅电极图案、所述源电极图案和所述漏电极图案同时形成。
7.如权利要求6所述的方法，其中同时形成所述栅电极图案、所述源电极图案、所述漏电极图案和所述电场弛豫图案包括：
形成穿透所述钝化层的栅极孔、源极孔和漏极孔；
通过在所述钝化层上沉积导电材料层，填充所述栅极孔、所述源极孔和所述漏极孔；以及
图案化所述导电材料层。
8.如权利要求1所述的方法，
其中所述栅电极图案、所述源电极图案和所述漏电极图案包括相同的导电材料。
9.如权利要求1所述的方法，
其中所述沟道分离图案包括p型镓氮化物(GaN)。
10.一种制造功率半导体器件的方法，所述方法包括：
在基板上形成沟道分离图案；
在所述基板和所述沟道分离图案上形成钝化层；以及
形成穿透所述钝化层的栅极孔、源极孔和漏极孔；
在所述栅极孔中形成肖特基势垒金属图案；以及
在所述源极孔和所述漏极孔中同时形成源电极图案和漏电极图案，
其中所述沟道分离图案通过所述栅极孔暴露，
所述肖特基势垒金属图案电连接到所述沟道分离图案，以及
所述肖特基势垒金属图案的侧表面和所述沟道分离图案的侧表面具有台阶差。
11.如权利要求10所述的方法，进一步包括：
分别在所述源电极图案和所述漏电极图案上形成附加源电极图案和附加漏电极图案，
其中所述附加源电极图案和所述附加漏电极图案与所述肖特基势垒金属图案同时形成。
12.如权利要求11所述的方法，
其中所述附加源电极图案和所述附加漏电极图案包括与所述肖特基势垒金属图案相同的导电材料。
13.如权利要求11所述的方法，
其中所述附加源电极图案和所述附加漏电极图案分别完全覆盖所述源电极图案和所述漏电极图案。
14.如权利要求11所述的方法，
其中所述附加源电极图案和所述附加漏电极图案分别部分地覆盖所述源电极图案和所述漏电极图案。
15.如权利要求14所述的方法，
其中所述源电极图案的一部分在所述附加源电极图案和所述钝化层之间暴露，以及
所述漏电极图案的一部分在所述附加漏电极图案和所述钝化层之间暴露。
16.如权利要求10所述的方法，
其中所述肖特基势垒金属图案包括沿所述钝化层的上表面朝向所述漏电极图案延伸的电场弛豫区，以及
所述电场弛豫区和所述漏电极图案之间的距离小于所述沟道分离图案和所述漏电极图案之间的距离。
17.如权利要求10所述的方法，
其中所述沟道分离图案包括p型镓氮化物(GaN)。
18.如权利要求10所述的方法，
其中所述肖特基势垒金属图案的形成在形成所述源电极图案和所述漏电极图案之前执行。
19.如权利要求10所述的方法，
其中形成所述源电极图案和所述漏电极图案在形成所述肖特基势垒金属图案之前执行。
20.一种功率半导体器件，包括：
包括沟道的基板；
在所述基板上的沟道分离图案；
在所述基板和所述沟道分离图案上的钝化层，所述钝化层包括穿透所述钝化层的栅极孔、源极孔和漏极孔；以及
栅电极图案、源电极图案和漏电极图案，分别在所述栅极孔、所述源极孔和所述漏极孔中并且延伸到所述钝化层的上表面上，
其中所述栅极孔中的所述栅电极图案的侧表面与所述沟道分离图案的侧表面具有台阶差。
21.如权利要求20所述的功率半导体器件，
其中所述栅电极图案、所述源电极图案和所述漏电极图案包括相同的导电材料。
22.如权利要求20所述的功率半导体器件，进一步包括：
在所述栅电极图案和所述沟道分离图案之间的肖特基势垒金属图案，
其中所述肖特基势垒金属图案包括与所述栅电极图案、所述源电极图案和所述漏电极图案的导电材料不同的导电材料。
23.如权利要求20所述的功率半导体器件，
其中所述沟道分离图案包括p型镓氮化物(GaN)。
24.一种功率半导体器件，包括：
包括沟道的基板；
在所述基板上的沟道分离图案；
在所述基板和所述沟道分离图案上的钝化层，所述钝化层包括穿透所述钝化层的栅极孔、源极孔和漏极孔；以及
肖特基势垒金属图案、源电极图案和漏电极图案，分别在所述栅极孔、所述源极孔和所述漏极孔中并延伸到所述钝化层的上表面上，
其中所述栅极孔中的所述肖特基势垒金属图案的侧表面和所述沟道分离图案的侧表面具有台阶差。
25.如权利要求24所述的功率半导体器件，进一步包括：
分别在所述源电极图案和所述漏电极图案上的附加源电极图案和附加漏电极图案，
其中所述附加源电极图案和所述附加漏电极图案包括与所述肖特基势垒金属图案相同的导电材料。
26.如权利要求24所述的功率半导体器件，
其中所述沟道分离图案包括p型镓氮化物(GaN)。
27.一种功率半导体器件，包括：
包括沟道的基板；
在所述基板上的沟道分离图案；
在所述基板和所述沟道分离图案上的钝化层，所述钝化层包括穿透所述钝化层的栅极孔、源极孔和漏极孔；以及
栅极结构、源电极图案和漏电极图案，分别在所述栅极孔、所述源极孔和所述漏极孔中并延伸到所述钝化层的上表面上，
其中所述栅极结构的底表面在第一方向上的宽度小于所述沟道分离图案的上表面在第一方向上的宽度。
28.如权利要求27所述的功率半导体器件，
其中所述栅极结构包括直接接触所述沟道分离图案的栅电极图案，以及
所述栅电极图案的在所述栅极孔中的部分的侧表面和所述沟道分离图案的侧表面具有台阶差。
29.如权利要求27所述的功率半导体器件，其中
其中所述栅极结构包括在所述沟道分离图案上的肖特基势垒金属图案。
30.如权利要求29所述的功率半导体器件，其中
所述肖特基势垒金属图案的在所述栅极孔中的部分的侧表面和所述沟道分离图案的侧表面具有台阶差。
31.如权利要求27所述的功率半导体器件，
其中所述沟道分离图案包括p型镓氮化物(GaN)。
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