KR102501473B1 - 전력 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
전력 반도체 장치의 제조 방법은 기판 상에 채널 분리 패턴을 형성하는 것, 기판 및 상기 채널 분리 패턴 상에 패시베이션 막을 형성하는 것, 패시베이션 막을 관통하는 게이트 홀, 소스 홀, 및 드레인 홀을 동시에 형성하는 것 및 게이트 전극 패턴, 소스 전극 패턴, 및 드레인 전극 패턴을 동시에 형성하는 것을 포함하되, 게이트 전극 패턴은 채널 분리 패턴 상에 형성되고, 게이트 전극 패턴의 측면과 상기 채널 분리 패턴의 측면은 단차를 갖는다.
Description
본 개시는 전력 반도체 장치 및 그 제조 방법에 관한 것이다.
전력 반도체 장치는 전력 변환 또는 전력 제어에 사용되는 전력 반도체 장치다. 전력 반도체 장치는 일반적으로 고내압, 대전류, 및 고속 스위칭 특성이 요구된다. 전력 반도체 장치의 일 예는 고 전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT)이다. 고 전자 이동도 트랜지스터는 밴드갭(band gap)이 서로 다른 반도체 물질층들이 인접하여 형성된 이종 접합구조를 포함한다. 서로 다른 밴드갭을 지닌 물질이 이종접합 구조로 형성됨에 따라, 밴드갭이 작은 반도체 물질층에 2차원 전자 가스층(2-Dimensional Electron Gas: 2DEG)이 유도되어 전자의 이동 속도 등이 향상될 수 있다.
해결하고자 하는 과제는 전기적 특성이 향상되는 전력 반도체 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 전기적 특성이 향상된 전력 반도체 장치의 제조 방법을 제공하는 것에 있다.
해결하고자 하는 과제는 공정 효율이 향상된 전력 반도체 장치의 제조 방법을 제공하는 것에 있다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 기판 상에 채널 분리 패턴을 형성하는 것; 상기 기판 및 상기 채널 분리 패턴 상에 패시베이션 막을 형성하는 것; 상기 패시베이션 막을 관통하는 게이트 전극 패턴, 소스 전극 패턴, 및 드레인 전극 패턴을 동시에 형성하는 것;을 포함하되, 상기 게이트 전극 패턴은 상기 채널 분리 패턴 상에 형성되고, 상기 게이트 전극 패턴의 측면과 상기 채널 분리 패턴의 측면은 단차를 갖는 전력 반도체 장치의 제조 방법이 제공될 수 있다.
상기 게이트 전극 패턴, 상기 소스 전극 패턴, 및 상기 드레인 전극 패턴을 형성하는 것은: 상기 패시베이션 막을 관통하는 게이트 홀, 소스 홀, 및 드레인 홀을 형성하는 것; 상기 패시베이션 막 상에 전도성 물질 막을 증착하여 상기 게이트 홀, 상기 소스 홀, 및 상기 드레인 홀을 채우는 것; 및 상기 전도성 물질 막을 패터닝하는 것;을 포함하되, 상기 게이트 전극 패턴, 상기 소스 전극 패턴, 및 상기 드레인 전극 패f턴은 각각 상기 게이트 홀, 상기 소스 홀, 및 상기 드레인 홀에 형성될 수 있다.
상기 게이트 전극 패턴은, 상기 패시베이션 막의 상면을 따라 상기 드레인 전극 패턴을 향해 연장하는 전계 완화 영역을 포함하고, 상기 전계 완화 영역과 상기 드레인 전극 패턴 사이의 거리는 상기 채널 분리 패턴과 상기 드레인 전극 패턴 사이의 거리보다 작을 수 있다.
상기 채널 분리 패턴과 상기 게이트 전극 패턴 사이에 쇼트키 배리어 금속 패턴을 형성하는 것;을 더 포함할 수 있다.
상기 쇼트키 배리어 금속 패턴은 상기 게이트 전극 패턴과 상기 패시베이션 막 사이로 연장할 수 있다.
상기 게이트 전극 패턴과 상기 드레인 전극 패턴 사이에 전계 완화 패턴을 형성하는 것;을 더 포함하되, 상기 전계 완화 패턴은 상기 게이트 전극 패턴, 상기 소스 전극 패턴, 및 상기 드레인 전극 패턴과 동시에 형성될 수 있다.
상기 게이트 전극 패턴, 상기 소스 전극 패턴, 상기 드레인 전극 패턴, 및 상기 전계 완화 패턴을 형성하는 것은: 상기 패시베이션 막을 관통하는 게이트 홀, 소스 홀, 및 드레인 홀을 형성하는 것; 상기 패시베이션 막 상에 전도성 물질 막을 증착하여 상기 게이트 홀, 상기 소스 홀, 및 상기 드레인 홀을 채우는 것; 및 상기 전도성 물질 막을 패터닝하는 것;을 포함할 수 있다.
상기 게이트 전극 패턴, 상기 소스 전극 패턴, 및 상기 드레인 전극 패턴은 서로 동일한 전도성 물질을 포함할 수 있다.
상기 채널 분리 패턴은 p형 GaN를 포함할 수 있다.
일 측면에 있어서, 기판 상에 채널 분리 패턴을 형성하는 것; 상기 기판 및 상기 채널 분리 패턴 상에 패시베이션 막을 형성하는 것; 상기 패시베이션 막을 관통하는 게이트 홀, 소스 홀, 및 드레인 홀을 형성하는 것; 상기 게이트 홀 내에 쇼트키 배리어 금속 패턴을 형성하는 것; 상기 소스 홀 및 상기 드레인 홀 내에 소스 전극 패턴 및 드레인 전극 패턴을 동시에 형성하는 것;을 포함하되, 상기 채널 분리 패턴은 상기 게이트 홀에 의해 노출되고, 상기 쇼트키 배리어 금속 패턴은 상기 채널 분리 패턴에 전기적으로 연결되고, 상기 쇼트키 배리어 금속 패턴의 측면과 상기 채널 분리 패턴의 측면은 단차를 갖는 전력 반도체 장치의 제조 방법이 제공될 수 있다.
상기 소스 전극 패턴 및 상기 드레인 전극 패턴 상에 추가 소스 전극 패턴 및 추가 드레인 전극 패턴을 각각 형성하는 것;을 더 포함하되, 상기 추가 소스 전극 패턴 및 상기 추가 드레인 전극 패턴은 상기 쇼트키 배리어 금속 패턴과 동시에 형성될 수 있다.
상기 추가 소스 전극 패턴 및 상기 추가 드레인 전극 패턴은 상기 쇼트키 배리어 금속 패턴과 동일한 전도성 물질을 포함할 수 있다.
상기 추가 소스 전극 패턴 및 상기 추가 드레인 전극 패턴은 각각 상기 소스 전극 패턴 및 상기 드레인 전극 패턴을 완전히 덮을 수 있다.
상기 추가 소스 전극 패턴 및 상기 추가 드레인 전극 패턴은 각각 상기 소스 전극 패턴 및 상기 드레인 전극 패턴을 부분적으로 덮을 수 있다.
상기 소스 전극 패턴은 상기 추가 소스 전극 패턴 및 상기 패시베이션 막 사이에서 노출되고, 상기 드레인 전극 패턴은 상기 추가 드레인 전극 패턴 및 상기 패시베이션 막 사이에서 노출될 수 있다.
상기 쇼트키 배리어 금속 패턴은, 상기 패시베이션 막의 상면을 따라 상기 드레인 전극 패턴을 향해 연장하는 전계 완화 영역을 포함하고, 상기 전계 완화 영역과 상기 드레인 전극 패턴 사이의 거리는 상기 채널 분리 패턴과 상기 드레인 전극 패턴 사이의 거리보다 작을 수 있다.
상기 채널 분리 패턴은 p형 GaN를 포함할 수 있다.
상기 쇼트키 배리어 금속 패턴을 형성하는 것은 상기 소스 전극 패턴 및 상기 드레인 전극 패턴을 형성하기 전에 수행될 수 있다.
상기 소스 전극 패턴 및 상기 드레인 전극 패턴을 형성하는 것은 상기 쇼트키 배리어 금속 패턴을 형성하기 전에 수행될 수 있다.
일 측면에 있어서, 채널을 포함하는 기판; 상기 기판 상에 제공되는 채널 분리 패턴; 상기 기판 및 상기 채널 분리 패턴 상에 제공되는 패시베이션 막; 상기 패시베이션 막을 관통하는 게이트 홀, 소스 홀, 및 드레인 홀; 상기 게이트 홀, 상기 소스 홀, 및 상기 드레인 홀 내에 각각 제공되고, 상기 패시베이션 막의 상면으로 연장하는 게이트 전극 패턴, 소스 전극 패턴, 드레인 전극 패턴;을 포함하되, 상기 게이트 홀 내에 제공되는 상기 게이트 전극 패턴의 측면과 상기 채널 분리 패턴의 측면은 단차를 갖는 전력 반도체 장치가 제공될 수 있다.
상기 게이트 전극 패턴, 상기 소스 전극 패턴, 및 상기 드레인 전극 패턴은 서로 동일한 전도성 물질을 포함할 수 있다.
상기 게이트 전극 패턴과 상기 채널 분리 패턴 사이에 제공되는 쇼트키 배리어 금속 패턴;을 더 포함하되, 상기 쇼트키 배리어 금속 패턴은 상기 게이트 전극 패턴, 상기 소스 전극 패턴, 및 상기 드레인 전극 패턴과 다른 전도성 물질을 포함할 수 있다.
상기 채널 분리 패턴은 p형 GaN를 포함할 수 있다.
일 측면에 있어서, 채널을 포함하는 기판; 상기 기판 상에 제공되는 채널 분리 패턴; 상기 기판 및 상기 채널 분리 패턴 상에 제공되는 패시베이션 막; 상기 패시베이션 막을 관통하는 게이트 홀, 소스 홀, 및 드레인 홀; 상기 게이트 홀, 상기 소스 홀, 및 상기 드레인 홀 내에 각각 제공되고, 상기 패시베이션 막의 상면으로 연장하는 쇼트키 배리어 금속 패턴, 소스 전극 패턴, 드레인 전극 패턴;을 포함하되, 상기 게이트 홀 내에 제공되는 상기 쇼트키 배리어 금속 패턴의 측면과 상기 채널 분리 패턴의 측면은 단차를 갖는 전력 반도체 장치가 제공될 수 있다.
상기 소스 전극 패턴 및 상기 드레인 전극 패턴 상에 각각 제공되는 추가 소스 전극 패턴 및 추가 드레인 전극 패턴;을 더 포함하되, 상기 추가 소스 전극 패턴 및 추가 드레인 전극 패턴은 상기 쇼트키 배리어 금속 패턴과 동일한 전도성 물질을 포함할 수 있다.
상기 채널 분리 패턴은 p형 GaN를 포함할 수 있다.
본 개시는 전기적 특성이 향상되는 전력 반도체 장치를 제공할 수 있다.
본 개시는 전기적 특성이 향상된 전력 반도체 장치의 제조 방법을 제공할 수 있다.
본 개시는 공정 효율이 향상된 전력 반도체 장치의 제조 방법을 제공할 수 있다.
다만, 발명의 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 2는 도 1의 I-I'선을 따르는 단면도이다.
도 3 내지 도 8은 도 1 및 도 2의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 1의 I-I'선에 대응하는 단면도들이다.
도 9는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 10은 도 9의 II-II'선을 따르는 단면도이다.
도 11은 도 9 및 도 10의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 9의 II-II'선에 대응하는 단면도이다.
도 12는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 13은 도 12의 III-III'선을 따르는 단면도이다.
도 14 내지 도 16은 도 12 및 도 13의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 12의 III-III'선에 대응하는 단면도들이다.
도 17은 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 18은 도 17의 IV-IV'선을 따르는 단면도이다.
도 19 내지 도 21은 도 17 및 도 18의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 17의 IV-IV'선에 대응하는 단면도들이다.
도 22는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 23은 도 22의 V-V'선을 따르는 단면도이다.
도 24는 도 22 및 도 23의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 22의 V-V'선에 대응하는 단면도이다.
도 25는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 26은 도 25의 VI-VI'선을 따르는 단면도이다.
도 27은 도 25 및 도 26의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 25의 VI-VI'선에 대응하는 단면도이다.
도 28은 예시적인 실시예에 따른 전력 반도체 장치를 설명하기위한 도 9의 II-II'선에 대응하는 단면도이다.
도 29는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 30은 도 29의 VII-VII'선을 따르는 단면도이다.
도 31은 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 32는 도 31의 VIII-VIII'선을 따르는 단면도이다.
도 33은 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 34는 도 33의 IX-IX'선을 따르는 단면도이다.
도 2는 도 1의 I-I'선을 따르는 단면도이다.
도 3 내지 도 8은 도 1 및 도 2의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 1의 I-I'선에 대응하는 단면도들이다.
도 9는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 10은 도 9의 II-II'선을 따르는 단면도이다.
도 11은 도 9 및 도 10의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 9의 II-II'선에 대응하는 단면도이다.
도 12는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 13은 도 12의 III-III'선을 따르는 단면도이다.
도 14 내지 도 16은 도 12 및 도 13의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 12의 III-III'선에 대응하는 단면도들이다.
도 17은 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 18은 도 17의 IV-IV'선을 따르는 단면도이다.
도 19 내지 도 21은 도 17 및 도 18의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 17의 IV-IV'선에 대응하는 단면도들이다.
도 22는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 23은 도 22의 V-V'선을 따르는 단면도이다.
도 24는 도 22 및 도 23의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 22의 V-V'선에 대응하는 단면도이다.
도 25는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 26은 도 25의 VI-VI'선을 따르는 단면도이다.
도 27은 도 25 및 도 26의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 25의 VI-VI'선에 대응하는 단면도이다.
도 28은 예시적인 실시예에 따른 전력 반도체 장치를 설명하기위한 도 9의 II-II'선에 대응하는 단면도이다.
도 29는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 30은 도 29의 VII-VII'선을 따르는 단면도이다.
도 31은 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 32는 도 31의 VIII-VIII'선을 따르는 단면도이다.
도 33은 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다.
도 34는 도 33의 IX-IX'선을 따르는 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미한다.
도 1은 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다. 도 2는 도 1의 I-I'선을 따르는 단면도이다.
도 1 및 도 2를 참조하면, 전력 반도체 장치(10)가 제공될 수 있다. 예를 들어, 전력 반도체 장치(10)는 고 전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT)일 수 있다. 전력 반도체 장치(10)는 기판(100), 채널 분리 패턴(210), 게이트 전극 패턴(410), 패시베이션 막(310), 소스 전극 패턴(420), 및 드레인 전극 패턴(430)을 포함할 수 있다. 기판(100)은 채널층(110) 및 채널 공급층(120)을 포함할 수 있다. 채널층(110)은 III-V 계열의 화합물 반도체를 포함할 수 있다. 예를 들어, 채널층(110)은 GaN를 포함할 수 있다. 기판(100)은 전력 반도체 장치(10)가 형성되는 활성 영역(AR)을 포함할 수 있다.
채널 공급층(120)은 채널층(110) 상에 제공될 수 있다. 채널 공급층(120)은 채널층(110)과 다른 반도체 층일 수 있다. 채널 공급층(120)은 채널층(110)에 2차원 전자 가스(2 Dimensional Electron Gas, 이하 2DEG) 층(130)을 형성할 수 있다. 예를 들어, 2DEG 층(130)은 전력 반도체 장치(10)의 채널일 수 있다. 2DEG 층(130)은 채널 공급층(120)과 채널층(110)의 계면에 인접한 채널층(110)에 형성될 수 있다. 예를 들어, 2DEG 층(130)은 기판(100)의 상면에 평행한 제1 방향(DR1)을 따라 연장할 수 있다. 채널 공급층(120)은 채널층(110)과 분극 특성, 에너지 밴드갭(bandgap), 및 격자상수 중 적어도 하나가 다를 수 있다. 예를 들어, 채널 공급층(120)은 채널층(110)보다 분극률 및 에너지 밴드갭 중 적어도 하나가 클 수 있다. 채널 공급층(120)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함할 수 있다. 예를 들어, 채널 공급층(120)은 AlGaN, AlInN, InGaN, AlN, 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 채널 공급층(120)은 단층 구조 또는 다층 구조를 가질 수 있다.
채널 공급층(120) 상에 채널 분리 패턴(210)이 제공될 수 있다. 채널 분리 패턴(210)은 이에 인접한 채널 공급층(120)의 에너지 밴드를 높일 수 있다. 이에 따라, 채널 분리 패턴(210)에 인접한 2DEG 층(130)에 디플리션 영역(Depletion Region)(132)이 형성될 수 있다. 디플리션 영역(132)은 2DEG 층(130)이 형성되지 않는 영역을 지칭할 수 있다. 예를 들어, 디플리션 영역(132)은 채널 분리 패턴(210)과 기판(100)의 상면에 수직한 제2 방향(DR2)을 따라 중첩할 수 있다. 이에 따라, 전력 반도체 장치(10)는 노멀리-오프(normally-off) 특성을 가질 수 있다.
채널 분리 패턴(210)은 III-V 계열의 질화물 반도체를 포함할 수 있다. 예를 들어, 채널 분리 패턴(210)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 어느 하나를 포함할 수 있다. 채널 분리 패턴(210)은 p형 반도체층이거나, p형 불순물로 도핑된 층일 수 있다. 예를 들어, 채널 분리 패턴(210)은 Mg과 같은 p형 불순물로 도핑된 p형 GaN층 또는 p형 AlGaN층일 수 있다.
기판(100) 및 채널 분리 패턴(210) 상에 패시베이션 막(310)이 제공될 수 있다. 패시베이션 막(310)은 기판(100) 및 채널 분리 패턴(210)의 표면을 따라 연장할 수 있다. 패시베이션 막(310)은 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션 막(310)은 산화물이나 질화물, 또는 그 조합을 포함할 수 있다. 예를 들어, 패시베이션 막(310)은 SiO2, Al2O3, HfO2 및 SixNy 중 적어도 하나를 포함할 수 있다.
패시베이션 막(310)에 게이트 홀(GH), 소스 홀(SH), 및 드레인 홀(DH)이 제공될 수 있다. 게이트 홀(GH)은 패시베이션 막(310)을 관통하여 채널 분리 패턴(210)을 노출할 수 있다. 게이트 홀(GH)의 제1 방향(DR1)을 따르는 폭은 채널 분리 패턴(210)의 제1 방향을 따르는 폭보다 작을 수 있다.
소스 홀(SH) 및 드레인 홀(DH)은 패시베이션 막(310)을 관통하여 기판(100)을 노출할 수 있다. 소스 홀(SH) 및 드레인 홀(DH)은 게이트 홀(GH)을 사이에 두고 서로 이격될 수 있다. 드레인 홀(DH)은 소스 홀(SH)로부터 제1 방향(DR1)으로 이격될 수 있다. 소스 홀(SH) 및 드레인 홀(DH)이 채널 공급층(120)을 관통하지 않는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소스 홀(SH) 및/또는 드레인 홀(DH)은 채널 공급층(120)을 관통하여 채널층(110)을 노출할 수 있다.
채널 분리 패턴(210) 상에 게이트 전극 패턴(410)이 제공될 수 있다. 게이트 전극 패턴(410)은 게이트 홀(GH)을 채우고 패시베이션 막(310) 상으로 연장할 수 있다. 게이트 홀(GH) 내에서 게이트 전극 패턴(410)의 폭은 채널 분리 패턴(210)의 폭보다 작을 수 있다. 채널 분리 패턴(210)에 바로 인접하는 게이트 전극 패턴(410)의 폭은 채널 분리 패턴(210)의 폭보다 작을 수 있다. 예를 들어, 게이트 전극 패턴(410)의 최하단의 폭은 채널 분리 패턴(210)의 폭보다 작을 수 있다. 이에 따라, 게이트 전극 패턴(410)과 채널 분리 패턴(210)은 단차를 가질 수 있다. 게이트 전극 패턴(410)과 채널 분리 패턴(210)이 단차를 갖는 구조는 계단식 게이트 구조로 지칭될 수 있다. 게이트 홀(GH) 내의 게이트 전극 패턴(410)이 채널 분리 패턴(210)의 폭보다 작은 폭을 가짐으로써, 게이트 전극 패턴(410)의 측면과 채널 분리 패턴(210)의 측면을 따라 흐르는 누설 전류가 감소될 수 있고, 게이트 전극 패턴(410)의 측면 상에 전계가 집중되는 것이 방지될 수 있다. 게이트 전극 패턴(410)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극 패턴(410)은 티타늄 질화막(TiN), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 및 금(Au) 중 적어도 하나를 포함할 수 있다. 게이트 전극 패턴(410)은 단층 구조 또는 다층 구조를 가질 수 있다.
게이트 전극 패턴(410)은 게이트 홀(GH) 내의 게이트 전극 패턴(410)의 측면으로부터 제1 방향(DR1)으로 돌출되는 전계 완화 영역(410R)을 포함할 수 있다. 전계 완화 영역(410R)은 패시베이션 막(310)의 상면을 따라 연장할 수 있다. 전계 완화 영역(410R)은 채널 분리 패턴(210)보다 드레인 전극 패턴(430)에 더 가깝게 배치될 수 있다. 전계 완화 영역(410R)과 드레인 전극 패턴(430) 사이의 제1 방향(DR1)을 따르는 거리는 채널 분리 패턴(210)과 드레인 전극 패턴(430) 사이의 제1 방향(DR1)을 따르는 거리보다 작을 수 있다. 전계 완화 영역(410R)은 게이트 홀(GH)과 채널 분리 패턴(210)의 접합 부분에 전계가 집중되는 것을 완화할 수 있다.
소스 전극 패턴(420) 및 드레인 전극 패턴(430)은 게이트 전극 패턴(410)을 사이에 두고 서로 이격될 수 있다. 예를 들어, 드레인 전극 패턴(430)은 소스 전극 패턴(420)으로부터 제1 방향(DR1)으로 이격될 수 있다. 소스 전극 패턴(420) 및 드레인 전극 패턴(430)은 각각 소스 홀(SH) 및 드레인 홀(DH)을 채우되 패시베이션 막(310) 상으로 연장할 수 있다. 소스 전극 패턴(420) 및 드레인 전극 패턴(430)은 패시베이션 막(310)을 관통할 수 있다. 소스 전극 패턴(420) 및 드레인 전극 패턴(430)이 채널 공급층(120)에 의해 채널층(110)으로부터 이격되는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 소스 전극 패턴(420) 및/또는 드레인 전극 패턴(430)은 채널층(110)에 접하도록 채널 공급층(120)을 관통할 수 있다. 일 예에서, 채널 공급층(120)을 관통하는 소스 전극 패턴(420) 및/또는 드레인 전극 패턴(430)은 2DEG 층(130)에 직접 접하는 깊이까지 연장할 수 있다. 소스 전극 패턴(420) 및 드레인 전극 패턴(430)은 채널 공급층(120)과 오믹 접촉(ohmic contact)할 수 있다. 필요에 따라, 소스 전극 패턴(420)과 채널 공급층(120) 사이 및 드레인 전극 패턴(430)과 채널 공급층(120) 사이에 오믹 콘택층(미도시)이 삽입될 수 있다. 소스 전극 패턴(420) 및 드레인 전극 패턴(430)은 단층 구조 또는 다층 구조를 가질 수 있다. 소스 전극 패턴(420) 및 드레인 전극 패턴(430)은 게이트 전극 패턴(410)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 소스 전극 패턴(420) 및 드레인 전극 패턴(430)은 티타늄 질화막(TiN), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 및 금(Au) 중 적어도 하나를 포함할 수 있다.
본 개시는 게이트 전극 패턴(410)의 측면과 채널 분리 패턴(210)의 측면을 따라 흐르는 누설 전류가 감소될 수 있고, 게이트 전극 패턴(410)의 측면 상에 전계가 집중되는 것이 방지되는 전력 반도체 장치(10)를 제공할 수 있다. 본 개시는 게이트 홀(GH)과 채널 분리 패턴(210)의 접합 부분에 전계가 집중되는 것이 완화되는 전력 반도체 장치(10)를 제공할 수 있다..
도 3 내지 도 8은 도 1 및 도 2의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 1의 I-I'선에 대응하는 단면도들이다.
도 3을 참조하면, 채널층(110) 및 채널 공급층(120)이 차례로 적층될 수 있다. 채널층(110) 및 채널 공급층(120)은 기판(100)을 구성할 수 있다. 예를 들어, 채널층(110) 및 채널 공급층(120)은 에피택시얼 성장(epitaxial growth) 공정에 의해 증착 기판(예를 들어, 실리콘 기판, SiC 기판, GaN 기판, Diamond 기판, 또는 사파이어 기판) 상에 형성될 수 있다. 예를 들어, 에피택시얼 성장 공정은 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition) 공정, 액상 에피택시얼(Liquid Phase Epitaxy) 공정, 수소화합물 기상 에피택시얼(Hydride Vapor Phase Epitaxy) 공정, 분자빔 에피택시얼(Molecular Beam Epitaxy) 공정, 또는 유기 금속 기상 에피택시얼(Metal Organic Vapor Phase epitaxy) 공정 중 적어도 하나를 포함할 수 있다.
채널층(110)은 III-V 계열의 화합물 반도체를 포함할 수 있다. 예를 들어, 채널층(110)은 GaN를 포함할 수 있다. 채널 공급층(120)은 채널층(110)과 다른 반도체 층일 수 있다. 채널 공급층(120)은 채널층(110)과 분극 특성, 에너지 밴드갭(bandgap), 및 격자상수 중 적어도 하나가 다를 수 있다. 채널 공급층(120)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함할 수 있다. 예를 들어, 채널 공급층(120)은 AlGaN, AlInN, InGaN, AlN, 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 채널 공급층(120)은 단층 구조 또는 다층 구조를 가질 수 있다.
채널 공급층(120)은 채널층(110)에 2DEG 층(130)을 형성할 수 있다. 2DEG 층(130)은 채널 공급층(120)과 채널층(110)의 계면에 인접한 채널층(110)에 형성될 수 있다. 2DEG 층(130)은 기판(100)의 상면에 평행한 제1 방향(DR1)을 따라 연장할 수 있다.
도 4를 참조하면, 채널 공급층(120) 상에 채널 분리막(200)이 형성될 수 있다. 예를 들어, 채널 분리막(200)은 에피택시얼 성장 공정에 의해 채널 공급층(120) 상에 형성될 수 있다. 채널 분리막(200)은 III-V 계열의 화합물 반도체를 포함할 수 있다. 예를 들어, 채널 분리막(200)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 어느 하나를 포함할 수 있다. 채널 분리막(200)은 p형 반도체층이거나, p형 불순물로 도핑된 층일 수 있다. 예를 들어, 채널 분리막(200)은 Mg와 같은 p형 불순물로 도핑될 수 있다. 예를 들어, 채널 분리막(200)은 p형 GaN층 또는 p형 AlGaN층일 수 있다.
채널 분리막(200) 상에 마스크 패턴(EM)이 형성될 수 있다. 예를 들어, 마스크 패턴(EM)은 포토레지스트 패턴일 수 있다.
도 5를 참조하면, 마스크 패턴(EM)을 식각 마스크로 이용하는 식각 공정에 의해 채널 분리막(200)이 패터닝되어, 채널 분리 패턴(210)이 형성될 수 있다. 채널 분리막(200)에 대한 식각 공정은 기판(100)이 노출될 때까지 수행될 수 있다. 채널 분리 패턴(210)은 인접하는 채널 공급층(120)의 에너지 밴드를 높일 수 있다. 채널 분리 패턴(210)에 인접한 채널층에 2DEG 층(130)이 생성되지 않는 디플리션 영역(132)이 형성될 수 있다. 이에 따라, 전력 반도체 장치(10)는 노멀리-오프(normally-off) 특성을 가질 수 있다. 마스크 패턴(EM)은 식각 공정 중 또는 식각 공정 종료 후 제거될 수 있다.
도 6을 참조하면, 기판(100) 및 채널 분리 패턴(210) 상에 패시베이션 막(310)이 형성될 수 있다. 패시베이션 막(310)을 형성하는 공정은 기판(100) 및 채널 분리 패턴(210) 상에 절연 물질을 증착하는 것을 포함할 수 있다. 예를 들어, 패시베이션 막(310)은 화학 기상 증착(Chemical Vapor Deposition, 이하 CVD) 공정, 물리 기상 증착(Physical Vapor Deposition, 이하 PVD) 공정, 또는 원자 층 증착(Atom Layer Deposition, 이하 ALD) 공정에 의해 형성될 수 있다. 예를 들어, 패시베이션 막(310)은 산화물이나 질화물, 또는 그 조합을 포함할 수 있다. 예를 들어, 패시베이션 막(310)은 SiO2, Al2O3, HfO2 및 SixNy 중 적어도 하나를 포함할 수 있다.
패시베이션 막(310) 상에 게이트 홀(GH), 소스 홀(SH), 및 드레인 홀(DH)을 생성하기 위한 마스크 패턴(EM)이 형성될 수 있다. 예를 들어, 마스크 패턴(EM)은 포토레지스트 패턴일 수 있다. 마스크 패턴(EM)은 게이트 홀(GH), 소스 홀(SH), 및 드레인 홀(DH)이 생성되는 패시베이션 막(310)의 부분들을 노출할 수 있다.
도 7을 참조하면, 마스크 패턴(EM)을 식각 마스크로 이용하는 식각 공정에 의해 패시베이션 막(310)이 패터닝되어, 게이트 홀(GH), 소스 홀(SH), 및 드레인 홀(DH)을 생성할 수 있다. 식각 공정은 기판(100) 및 채널 분리 패턴(210)이 노출될 때까지 수행될 수 있다. 마스크 패턴(EM)은 식각 공정 중 또는 식각 공정 종료 후 제거될 수 있다.
도 8을 참조하면, 패시베이션 막(310) 상에 전도성 물질 막(400)이 형성될 수 있다. 전도성 물질 막(400)은 패시베이션 막(310)을 따라 연장되고, 게이트 홀(GH), 소스 홀(SH), 및 드레인 홀(DH)을 채울 수 있다. 전도성 물질 막(400)이 게이트 홀(GH), 소스 홀(SH), 및 드레인 홀(DH)을 완전히 채우는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 전도성 물질 막(400)은 게이트 홀(GH), 소스 홀(SH), 및/또는 드레인 홀(DH)을 부분적으로 채울 수 있다. 전도성 물질 막(400)은 기판(100) 및 채널 분리 패턴(210)과 직접 접할 수 있다. 전도성 물질 막(400)을 형성하는 공정은 패시베이션 막(310) 상에 전기 전도성 물질(예를 들어, 티타늄 질화막(TiN), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 및 금(Au) 중 적어도 하나)을 증착하는 것을 포함할 수 있다. 예를 들어, 전도성 물질 막(400)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자 층 증착(ALD) 공정에 의해 형성될 수 있다.
전도성 물질 막(400) 상에 마스크 패턴(EM)이 형성될 수 있다. 예를 들어, 마스크 패턴(EM)은 포토레지스트 패턴일 수 있다. 마스크 패턴(EM)은 게이트 홀(GH), 소스 홀(SH), 및 드레인 홀(DH)과 제2 방향(DR2)을 따라 중첩하도록 형성될 수 있다.
도 2를 다시 참조하면, 마스크 패턴(EM)을 식각 마스크로 이용하는 식각 공정에 의해 전도성 물질 막(400)이 패터닝되어 게이트 전극 패턴(410), 소스 전극 패턴(420), 및 드레인 전극 패턴(430)을 형성할 수 있다. 마스크 패턴(EM)은 식각 공정 중 또는 식각 공정 종료 후 제거될 수 있다. 게이트 전극 패턴(410), 소스 전극 패턴(420), 및 드레인 전극 패턴(430)이 동시에 형성되므로, 게이트 전극 패턴(410), 소스 전극 패턴(420), 및 드레인 전극 패턴(430)을 별도로 형성하는 것에 비해 공정 시간 및 공정 비용이 감소될 수 있다.
도 9는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다. 도 10은 도 9의 II-II'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 9 및 도 10을 참조하면, 전력 반도체 장치(11)가 제공될 수 있다. 전력 반도체 장치(11)는 기판(100), 채널 분리 패턴(210), 게이트 전극 패턴(410), 패시베이션 막(310), 소스 전극 패턴(420), 드레인 전극 패턴(430), 및 전계 완화 패턴(440)을 포함할 수 있다. 기판(100), 채널 분리 패턴(210), 게이트 전극 패턴(410), 패시베이션 막(310), 소스 전극 패턴(420), 및 드레인 전극 패턴(430)은 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
전계 완화 패턴(440)은 게이트 전극 패턴(410)과 드레인 전극 패턴(430) 사이에 제공될 수 있다. 전계 완화 패턴(440)은 게이트 전극 패턴(410) 및 드레인 전극 패턴(430)로부터 이격될 수 있다. 전계 완화 패턴(440)은 패시베이션 막(310) 상에 제공될 수 있다. 전계 완화 패턴(440)은 전기 전도성 물질을 포함할 수 있다. 전계 완화 패턴(440)은 게이트 전극 패턴(410), 소스 전극 패턴(420), 및 드레인 전극 패턴(430)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 전계 완화 패턴(440)은 티타늄 질화막(TiN), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 및 금(Au) 중 적어도 하나를 포함할 수 있다.
전력 반도체 장치(11)가 작동될 때, 전계 완화 패턴(440)에 전압이 인가될 수 있다. 예를 들어, 전계 완화 패턴(440)에 인가되는 전압은 소스 전극 패턴(420)에 인가되는 전압과 동일할 수 있다. 일 예에서, 전계 완화 패턴(440)과 소스 전극 패턴(420) 사이에 전도성 비아들 및 전도성 배선들이 제공되어, 전계 완화 패턴(440) 및 소스 전극 패턴(420)을 전기적으로 연결할 수 있다.
본 개시의 전계 완화 패턴(440)은 게이트 홀(GH)과 채널 분리 패턴(210)의 접합 부분에 전계가 집중되는 것을 완화할 수 있다. 따라서, 전기적 특성이 향상된 전력 반도체 장치(11)가 제공될 수 있다.
도 11은 도 9 및 도 10의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 9의 II-II'선에 대응하는 단면도이다. 설명의 간결함을 위해, 도 3 내지 도 8을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 11을 참조하면, 도 3 내지 도 8을 참조하여 설명된 것과 실질적으로 동일한 공정에 의해 기판(100) 상에 채널 분리 패턴(210), 패시베이션 막(310), 전도성 물질 막(400), 및 마스크 패턴(EM)이 형성될 수 있다. 다만, 도 8을 참조하여 설명된 것과 달리, 마스크 패턴(EM)은 게이트 홀(GH)과 중첩하도록 형성되는 패턴과 드레인 홀(DH)과 중첩하도록 형성되는 패턴 사이의 전계 완화 패턴(440)을 생성하기 위한 마스크 패턴(EM)을 더 포함할 수 있다.
도 10을 다시 참조하면, 마스크 패턴(EM)을 식각 마스크로 이용하는 식각 공정에 의해 전도성 물질 막(400)이 패터닝되어 게이트 전극 패턴(410), 소스 전극 패턴(420), 드레인 전극 패턴(430), 및 전계 완화 패턴(440)을 형성할 수 있다. 마스크 패턴(EM)은 식각 공정 중 또는 식각 공정 종료 후 제거될 수 있다. 게이트 전극 패턴(410), 소스 전극 패턴(420), 드레인 전극 패턴(430), 및 전계 완화 패턴(440)이 동시에 형성되므로, 게이트 전극 패턴(410), 소스 전극 패턴(420), 및 드레인 전극 패턴(430)을 별도로 형성하는 것에 비해 공정 시간 및 공정 비용이 감소될 수 있다.
도 12는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다. 도 13은 도 12의 III-III'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 12 및 도 13을 참조하면, 전력 반도체 장치(12)가 제공될 수 있다. 전력 반도체 장치(12)는 기판(100), 채널 분리 패턴(210), 쇼트키 배리어 금속 패턴(510), 게이트 전극 패턴(410), 패시베이션 막(310), 소스 전극 패턴(420), 및 드레인 전극 패턴(430)을 포함할 수 있다. 기판(100), 채널 분리 패턴(210), 게이트 전극 패턴(410), 패시베이션 막(310), 소스 전극 패턴(420), 및 드레인 전극 패턴(430)은 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
쇼트키 배리어 금속 패턴(510)은 패시베이션 막(310)과 게이트 전극 패턴(410) 사이 및 채널 분리 패턴(210)과 게이트 전극 패턴(410) 사이에 개재될 수 있다. 쇼트키 배리어 금속 패턴(510)은 게이트 전극 패턴(410)과 직접 접할 수 있다. 패시베이션 막(310)의 상면 상에서 쇼트키 배리어 금속 패턴(510)의 측면은 게이트 전극 패턴(410)의 측면과 공면을 이룰 수 있다. 예를 들어, 상면 상에서 쇼트키 배리어 금속 패턴(510)의 측면 및 게이트 전극 패턴(410)의 측면은 제2 방향(DR2)을 따라 연장할 수 있다.
쇼트키 배리어 금속 패턴(510)은 높은 일함수를 가질 수 있다. 예를 들어, 쇼트키 배리어 금속 패턴(510)은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, 또는 WN를 포함할 수 있다. 쇼트키 배리어 금속 패턴(510)과 채널 분리 패턴(210) 사이의 저항은 게이트 전극 패턴(410)과 채널 분리 패턴(210) 사이의 저항보다 높을 수 있다.
본 개시는 채널 분리 패턴(210)과의 쇼트키 배리어를 갖는 쇼트키 배리어 금속 패턴(510)을 포함함에 따라 전기적 특성이 향상되는 전력 반도체 장치(12)를 제공할 수 있다.
도 14 내지 도 16은 도 12 및 도 13의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 12의 III-III'선에 대응하는 단면도들이다. 설명의 간결함을 위해, 도 3 내지 도 8을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 14를 참조하면, 도 3 내지 도 7을 참조하여 설명된 것과 실질적으로 동일한 공정에 의해 기판(100) 상에 채널 분리 패턴(210), 패시베이션 막(310)이 형성될 수 있다.
패시베이션 막(310) 상에 쇼트키 배리어 금속막(500)이 형성될 수 있다. 쇼트키 배리어 금속막(500)은 패시베이션 막(310)의 표면 및 게이트 홀(GH), 소스 홀(SH), 및 드레인 홀(DH)에 의해 노출되는 채널 분리 패턴(210)의 표면과 기판(100)의 표면을 따라 연장할 수 있다. 쇼트키 배리어 금속막(500)을 형성하는 것은 쇼트키 배리어 금속을 패시베이션 막(310) 상에 증착하는 것(예를 들어, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자 층 증착(ALD) 공정)을 포함할 수 있다. 예를 들어, 쇼트키 배리어 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, 또는 WN를 포함할 수 있다.
쇼트키 배리어 금속막(500) 상에 마스크 패턴(EM)이 형성될 수 있다. 예를 들어, 마스크 패턴(EM)은 포토레지스트 패턴일 수 있다. 마스크 패턴(EM)은 채널 분리 패턴(210) 상에 형성될 수 있다. 마스크 패턴(EM)은 채널 분리 패턴(210)과 제2 방향(DR2)을 따라 중첩하도록 형성될 수 있다.
도 15를 참조하면, 마스크 패턴(EM)을 식각 마스크로 이용하는 식각 공정에 의해 쇼트키 배리어 금속막(500)이 패터닝되어, 쇼트키 배리어 금속 패턴(510)이 형성될 수 있다. 마스크 패턴(EM)은 식각 공정 중 또는 식각 공정 종료 후 제거될 수 있다. 쇼트키 배리어 금속 패턴(510)은 도 12 및 도 13을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 16을 참조하면, 도 8을 참조하여 설명된 것과 실질적으로 동일한 공정에 의해 패시베이션 막(310) 및 쇼트키 배리어 금속 패턴(510) 상에 전도성 물질 막(400) 및 마스크 패턴(EM)이 형성될 수 있다. 전도성 물질 막(400)은 패시베이션 막(310) 및 쇼트키 배리어 금속 패턴(510)을 덮고, 게이트 홀(GH), 소스 홀(SH), 및 드레인 홀(DH)을 채울 수 있다. 전도성 물질 막(400)이 게이트 홀(GH), 소스 홀(SH), 및 드레인 홀(DH)을 완전히 채우는 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 전도성 물질 막(400)은 게이트 홀(GH), 소스 홀(SH), 및/또는 드레인 홀(DH)을 부분적으로 채울 수 있다. 전도성 물질 막(400)은 기판(100) 및 쇼트키 배리어 금속 패턴(510)과 직접 접할 수 있다. 마스크 패턴(EM)은 쇼트키 배리어 금속 패턴(510)과 제2 방향(DR2)을 따라 완전히 중첩할 수 있다. 예를 들어, 마스크 패턴(EM)은 쇼트키 배리어 금속 패턴(510)과 제2 방향(DR2)을 따라 중첩하는 영역 내에 완전히 포함될 수 있다.
도 13을 다시 참조하면, 마스크 패턴(EM)을 식각 마스크로 이용하는 식각 공정에 의해 전도성 물질 막(400)이 패터닝되어 게이트 전극 패턴(410), 소스 전극 패턴(420), 및 드레인 전극 패턴(430)을 형성할 수 있다. 마스크 패턴(EM)은 식각 공정 중 또는 식각 공정 종료 후 제거될 수 있다. 일 예에서, 전도성 물질 막(400)의 식각 공정 동안, 쇼트키 배리어 금속 패턴(510)의 일부가 함께 식각될 수 있다. 이에 따라, 패시베이션 막(310)의 상면 상에서 게이트 전극 패턴(410) 및 쇼트키 배리어 금속 패턴(510)의 측면들은 공면을 이룰 수 있다.
도 17은 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다. 도 18은 도 17의 IV-IV'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 12 및 도 13을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 17 및 도 18을 참조하면, 전력 반도체 장치(13)가 제공될 수 있다. 전력 반도체 장치(13)는 도 12 및 도 13을 참조하여 설명된 전력 반도체 장치(12)의 게이트 전극 패턴(410)을 제외한 나머지 구성들을 포함할 수 있다. 전력 반도체 장치(13)에서 쇼트키 배리어 금속 패턴(510)은 게이트 전극의 기능을 가질 수 있다.
본 개시는 채널 분리 패턴(210)과의 쇼트키 배리어를 갖는 쇼트키 배리어 금속 패턴(510)을 포함함에 따라 전기적 특성이 향상되는 전력 반도체 장치(13)를 제공할 수 있다.
도 19 내지 도 21은 도 17 및 도 18의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 17의 IV-IV'선에 대응하는 단면도들이다. 설명의 간결함을 위해, 도 3 내지 도 8을 참조하여 설명된 것 및 도 14를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 19를 참조하면, 도 3 내지 도 8을 참조하여 설명된 것과 실질적으로 동일한 공정에 의해 기판(100) 상에 채널 분리 패턴(210), 패시베이션 막(310), 전도성 물질 막(400), 및 마스크 패턴(EM)이 형성될 수 있다. 도 8에 도시된 것과 달리, 마스크 패턴(EM)은 게이트 홀(GH) 상에 형성되지 않을 수 있다.
도 20을 참조하면, 마스크 패턴(EM)을 식각 마스크로 이용하는 식각 공정에 의해 전도성 물질 막(400)이 패터닝되어 소스 전극 패턴(420) 및 드레인 전극 패턴(430)을 형성할 수 있다. 마스크 패턴(EM)은 식각 공정 중 또는 식각 공정 종료 후 제거될 수 있다. 게이트 홀(GH) 상에 마스크 패턴(EM)이 형성되지 않으므로, 게이트 홀(GH) 내의 전도성 물질 막(400)은 제거될 수 있다. 게이트 홀(GH)에 의해 채널 분리 패턴(210)이 노출될 수 있다.
도 21을 참조하면, 도 14를 참조하여 설명된 것과 실질적으로 동일한 공정에 의하여 쇼트키 배리어 금속막(500) 및 마스크 패턴(EM)이 형성될 수 있다. 쇼트키 배리어 금속막(500)은 패시베이션 막(310)의 표면 및 게이트 홀(GH)에 의해 노출되는 채널 분리 패턴(210)의 표면을 따라 연장할 수 있다. 마스크 패턴(EM)은 채널 분리 패턴(210) 상에 제공될 수 있다. 마스크 패턴(EM)은 소스 전극 패턴(420) 및 드레인 전극 패턴(430) 상에 형성되지 않을 수 있다.
도 18을 다시 참조하면, 마스크 패턴(EM)을 식각 마스크로 이용하는 식각 공정에 의해 쇼트키 배리어 금속막(500)이 패터닝되어 쇼트키 배리어 금속 패턴(510)을 형성할 수 있다. 소스 전극 패턴(420) 및 드레인 전극 패턴(430) 상의 쇼트키 배리어 금속막(500)이 제거되어, 소스 전극 패턴(420) 및 드레인 전극 패턴(430)이 노출될 수 있다. 마스크 패턴(EM)은 식각 공정 중 또는 식각 공정 종료 후 제거될 수 있다.
도 22는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다. 도 23은 도 22의 V-V'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 17 및 도 18을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 22 및 도 23을 참조하면, 전력 반도체 장치(14)가 제공될 수 있다. 전력 반도체 장치(14)는 도 17 및 도 18을 참조하여 설명된 전력 반도체 장치(13)의 모든 구성을 포함하되, 추가 소스 전극 패턴(520) 및 추가 드레인 전극 패턴(530)을 더 포함할 수 있다.
추가 소스 전극 패턴(520)은 소스 전극 패턴(420) 상에 제공될 수 있다. 추가 소스 전극 패턴(520)은 소스 전극 패턴(420)의 상면 및 측면을 완전히 덮을 수 있다. 추가 소스 전극 패턴(520)은 소스 전극 패턴(420) 상에서 패시베이션 막(310) 상으로 연장할 수 있다.
추가 드레인 전극 패턴(530)은 드레인 전극 패턴(430) 상에 제공될 수 있다. 추가 드레인 전극 패턴(530)은 드레인 전극 패턴(430)의 상면 및 측면을 완전히 덮을 수 있다. 추가 드레인 전극 패턴(530)은 드레인 전극 패턴(430) 상에서 패시베이션 막(310) 상으로 연장할 수 있다.
도 24는 도 22 및 도 23의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 22의 V-V'선에 대응하는 단면도이다. 설명의 간결함을 위해, 도 19 내지 도 21을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 24를 참조하면, 도 19 내지 도 21을 참조하여 설명된 것과 실질적으로 동일한 공정에 의하여 기판(100) 상에 채널 분리 패턴(210), 패시베이션 막(310), 소스 전극 패턴(420), 드레인 전극 패턴(430), 쇼트키 배리어 금속막(500), 및 마스크 패턴(EM)이 형성될 수 있다. 도 21에 도시된 것과 달리, 마스크 패턴(EM)은 채널 분리 패턴(210), 소스 전극 패턴(420), 및 드레인 전극 패턴(430) 상에 형성될 수 있다. 소스 전극 패턴(420) 및 드레인 전극 패턴(430) 상의 마스크 패턴(EM)은 소스 전극 패턴(420) 및 드레인 전극 패턴(430)을 완전히 덮을 수 있다. 소스 전극 패턴(420) 상의 마스크 패턴(EM)은 소스 전극 패턴(420)의 상면 상에서 측면 상으로 연장할 수 있다. 드레인 전극 패턴(430) 상의 마스크 패턴(EM)은 드레인 전극 패턴(430)의 상면 상에서 측면 상으로 연장할 수 있다.
도 23을 다시 참조하면, 마스크 패턴(EM)을 식각 마스크로 이용하는 식각 공정에 의해 쇼트키 배리어 금속막(500)이 패터닝되어 쇼트키 배리어 금속 패턴(510), 추가 소스 전극 패턴(520), 및 추가 드레인 전극 패턴(530)을 형성할 수 있다. 쇼트키 배리어 금속 패턴(510), 추가 소스 전극 패턴(520), 및 추가 드레인 전극 패턴(530)은 도 22 및 도 23을 참조하여 설명된 것과 실질적으로 동일할 수 있다. 마스크 패턴(EM)은 식각 공정 중 또는 식각 공정 종료 후 제거될 수 있다.
도 25는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다. 도 26은 도 25의 VI-VI'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 22 및 도 23을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 25 및 도 26을 참조하면, 전력 반도체 장치(15)가 제공될 수 있다. 전력 반도체 장치(15)는, 추가 소스 전극 패턴(520) 및 추가 드레인 전극 패턴(530)의 형상을 제외하면, 도 22 및 도 23을 참조하여 설명된 전력 반도체 장치(14)와 실질적으로 동일할 수 있다.
도 22 및 도 23을 참조하여 설명된 것과 달리, 추가 소스 전극 패턴(520)은 소스 전극 패턴(420)의 측면 상에 제공되지 않을 수 있다. 추가 소스 전극 패턴(520)은 소스 전극 패턴(420)의 상면 상에 제공될 수 있다. 도 25에 추가 소스 전극 패턴(520)이 소스 전극 패턴(420)보다 작은 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 추가 소스 전극 패턴(520)과 소스 전극 패턴(420)은 서로 완전히 중첩할 수 있다. 다시 말해, 추가 소스 전극 패턴(520)과 소스 전극 패턴(420)의 상면은 서로 동일한 면적을 가질 수 있다. 소스 전극 패턴(420)은 추가 소스 전극 패턴(520)과 패시베이션 막(310) 사이에서 노출될 수 있다.
도 22 및 도 23을 참조하여 설명된 것과 달리, 추가 드레인 전극 패턴(530)은 드레인 전극 패턴(430)의 측면 상에 제공되지 않을 수 있다. 추가 드레인 전극 패턴(530)은 드레인 전극 패턴(430)의 상면 상에 제공될 수 있다. 도 25에 추가 드레인 전극 패턴(530)이 드레인 전극 패턴(430)보다 작은 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 추가 드레인 전극 패턴(530)과 드레인 전극 패턴(430)은 서로 완전히 중첩할 수 있다. 다시 말해, 추가 드레인 전극 패턴(530)과 드레인 전극 패턴(430)의 상면은 서로 동일한 면적을 가질 수 있다. 드레인 전극 패턴(430)은 추가 드레인 전극 패턴(530)과 패시베이션 막(310) 사이에서 노출될 수 있다.
도 27은 도 25 및 도 26의 전력 반도체 장치의 제조 방법을 설명하기 위한 도 25의 VI-VI'선에 대응하는 단면도이다. 설명의 간결함을 위해, 도 24를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 27을 참조하면, 도 24를 참조하여 설명된 것과 실질적으로 동일한 공정에 의하여 기판(100) 상에 채널 분리 패턴(210), 패시베이션 막(310), 소스 전극 패턴(420) 및 드레인 전극 패턴(430), 쇼트키 배리어 금속막(500), 및 마스크 패턴(EM)이 형성될 수 있다. 도 24에 도시된 것과 달리, 마스크 패턴(EM)은 소스 전극 패턴(420) 및 드레인 전극 패턴(430)을 완전히 덮지 않도록 형성될 수 있다. 마스크 패턴(EM)은 소스 전극 패턴(420) 및 드레인 전극 패턴(430)의 상면들 상에 형성될 수 있다. 마스크 패턴(EM)은 소스 전극 패턴(420) 및 드레인 전극 패턴(430)의 측면들 상에 형성되지 않을 수 있다.
도 26을 다시 참조하면, 마스크 패턴(EM)을 식각 마스크로 이용하는 식각 공정에 의해 쇼트키 배리어 금속막(500)이 패터닝되어 쇼트키 배리어 금속 패턴(510), 추가 소스 전극 패턴(520), 및 추가 드레인 전극 패턴(530)을 형성할 수 있다. 쇼트키 배리어 금속 패턴(510), 추가 소스 전극 패턴(520), 및 추가 드레인 전극 패턴(530)은 도 22 및 도 23을 참조하여 설명된 것과 실질적으로 동일할 수 있다. 마스크 패턴(EM)은 식각 공정 중 또는 식각 공정 종료 후 제거될 수 있다.
도 28은 예시적인 실시예에 따른 전력 반도체 장치를 설명하기위한 도 9의 II-II'선에 대응하는 단면도이다. 설명의 간결함을 위해, 도 9 및 도 10을 참조하여 설명된 것과 도 12 및 도 13을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 28을 참조하면, 전력 반도체 장치(16)가 제공될 수 있다. 전력 반도체 장치(16)는 기판(100), 채널 분리 패턴(210), 쇼트키 배리어 금속 패턴(510), 게이트 전극 패턴(410), 패시베이션 막(310), 소스 전극 패턴(420), 드레인 전극 패턴(430), 및 전계 완화 패턴(440)을 포함할 수 있다.
기판(100), 채널 분리 패턴(210), 게이트 전극 패턴(410), 패시베이션 막(310), 소스 전극 패턴(420), 드레인 전극 패턴(430) 및 전계 완화 패턴(440)은 도 9 및 도 10을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
쇼트키 배리어 금속 패턴(510)에 대한 전계 완화 패턴(440)의 위치에 관한 것을 제외하면, 전계 완화 패턴(440)은 도 12 및 도 13을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
전계 완화 패턴(440)은 쇼트키 배리어 금속 패턴(510)과 드레인 전극 패턴(430) 사이에 제공될 수 있다. 전계 완화 패턴(440)은 쇼트키 배리어 금속 패턴(510) 및 드레인 전극 패턴(430)로부터 이격될 수 있다.
전력 반도체 장치(16)가 작동될 때, 전계 완화 패턴(440)에 전압이 인가될 수 있다. 예를 들어, 전계 완화 패턴(440)에 인가되는 전압은 소스 전극 패턴(420)에 인가되는 전압과 동일할 수 있다. 일 예에서, 전계 완화 패턴(440)과 소스 전극 패턴(420) 사이에 전도성 비아들 및 전도성 배선들이 제공되어, 전계 완화 패턴(440) 및 소스 전극 패턴(420)을 전기적으로 연결할 수 있다.
본 개시의 전계 완화 패턴(440)은 게이트 홀(GH)과 채널 분리 패턴(210)의 접합 부분에 전계가 집중되는 것을 완화할 수 있다. 따라서, 전기적 특성이 향상된 전력 반도체 장치(16)가 제공될 수 있다.
도 29는 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다. 도 30은 도 29의 VII-VII'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 28을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 29 및 도 30을 참조하면, 전력 반도체 장치(17)가 제공될 수 있다. 전력 반도체 장치(17)는 도 28을 참조하여 설명된 전력 반도체 장치(16)의 구성 요소들 중 게이트 전극 패턴(410)을 제외한 나머지 구성 요소들을 포함할 수 있다. 전력 반도체 장치(17)에서 쇼트키 배리어 금속 패턴(510)은 게이트 전극의 기능을 가질 수 있다.
본 개시는 채널 분리 패턴(210)과의 쇼트키 배리어를 갖는 쇼트키 배리어 금속 패턴(510)을 포함함에 따라 전기적 특성이 향상되는 전력 반도체 장치(17)를 제공할 수 있다.
도 31은 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다. 도 32는 도 31의 VIII-VIII'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 29 및 도 30을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 31 및 도 32를 참조하면, 전력 반도체 장치(18)가 제공될 수 있다. 전력 반도체 장치(18)는 도 29 및 도 30을 참조하여 설명된 전력 반도체 장치(17)의 모든 구성을 포함하되, 추가 소스 전극 패턴(520) 및 추가 드레인 전극 패턴(530)을 더 포함할 수 있다.
추가 소스 전극 패턴(520)은 소스 전극 패턴(420) 상에 제공될 수 있다. 추가 소스 전극 패턴(520)은 소스 전극 패턴(420)의 상면 및 측면을 완전히 덮을 수 있다. 추가 소스 전극 패턴(520)은 소스 전극 패턴(420) 상에서 패시베이션 막(310) 상으로 연장할 수 있다.
추가 드레인 전극 패턴(530)은 드레인 전극 패턴(430) 상에 제공될 수 있다. 추가 드레인 전극 패턴(530)은 드레인 전극 패턴(430)의 상면 및 측면을 완전히 덮을 수 있다. 추가 드레인 전극 패턴(530)은 드레인 전극 패턴(430) 상에서 패시베이션 막(310) 상으로 연장할 수 있다. 추가 드레인 전극 패턴(530)은 전계 완화 패턴(440)으로부터 이격될 수 있다. 전계 완화 패턴(440)은 추가 드레인 전극 패턴(530)과 쇼트키 배리어 금속 패턴(510) 사이에 제공될 수 있다.
본 개시는 전기적 특성이 향상된 전력 반도체 장치(18)를 제공할 수 있다.
도 33은 예시적인 실시예에 따른 전력 반도체 장치의 평면도이다. 도 34는 도 33의 IX-IX'선을 따르는 단면도이다. 설명의 간결함을 위해, 도 31 및 도 32를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 33 및 도 34를 참조하면, 전력 반도체 장치(19)가 제공될 수 있다. 전력 반도체 장치(19)는, 추가 소스 전극 패턴(520) 및 추가 드레인 전극 패턴(530)의 형상을 제외하면, 도 31 및 도 32를 참조하여 설명된 전력 반도체 장치(18)와 실질적으로 동일할 수 있다.
도 31 및 도 32를 참조하여 설명된 것과 달리, 추가 소스 전극 패턴(520)은 소스 전극 패턴(420)의 측면 상에 제공되지 않을 수 있다. 추가 소스 전극 패턴(520)은 소스 전극 패턴(420)의 상면 상에만 제공될 수 있다. 도 33에 추가 소스 전극 패턴(520)이 소스 전극 패턴(420)보다 작은 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 추가 소스 전극 패턴(520)과 소스 전극 패턴(420)은 서로 완전히 중첩할 수 있다. 다시 말해, 추가 소스 전극 패턴(520)과 소스 전극 패턴(420)의 상면은 서로 동일한 면적을 가질 수 있다. 소스 전극 패턴(420)은 추가 소스 전극 패턴(520)과 패시베이션 막(310) 사이에서 노출될 수 있다.
추가 드레인 전극 패턴(530)은 드레인 전극 패턴(430)의 측면 상에 제공되지 않을 수 있다. 추가 드레인 전극 패턴(530)은 드레인 전극 패턴(430)의 상면 상에만 제공될 수 있다. 도 25에 추가 드레인 전극 패턴(530)이 드레인 전극 패턴(430)보다 작은 것으로 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 추가 드레인 전극 패턴(530)과 드레인 전극 패턴(430)은 서로 완전히 중첩할 수 있다. 다시 말해, 추가 드레인 전극 패턴(530)과 드레인 전극 패턴(430)의 상면은 서로 동일한 면적을 가질 수 있다. 드레인 전극 패턴(430)은 추가 드레인 전극 패턴(530)과 패시베이션 막(310) 사이에서 노출될 수 있다.
본 개시는 전기적 특성이 향상된 전력 반도체 장치(19)를 제공할 수 있다.
본 개시의 기술적 사상의 실시예들에 대한 이상의 설명은 본 개시의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 개시의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 개시의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
Claims (26)
- 기판 상에 채널 분리 패턴을 형성하는 것;
상기 기판 및 상기 채널 분리 패턴 상에 패시베이션 막을 형성하는 것;
상기 패시베이션 막을 관통하는 게이트 전극 패턴, 소스 전극 패턴, 및 드레인 전극 패턴을 동시에 형성하는 것;을 포함하되,
상기 채널 분리 패턴과 상기 게이트 전극 패턴 사이에 쇼트키 배리어 금속 패턴을 형성하는 것;을 더 포함하고,
상기 쇼트키 배리어 금속 패턴은 상기 채널 분리 패턴 상에 형성되고,
상기 게이트 전극 패턴은 상기 쇼트키 배리어 금속 패턴 상에 형성되고,
상기 게이트 전극 패턴의 측면과 상기 채널 분리 패턴의 측면은 단차를 가지며,
상기 쇼트키 배리어 금속 패턴은 상기 게이트 전극 패턴과 상기 패시베이션 막 사이로 연장하는 전력 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 게이트 전극 패턴, 상기 소스 전극 패턴, 및 상기 드레인 전극 패턴을 형성하는 것은:
상기 패시베이션 막을 관통하는 게이트 홀, 소스 홀, 및 드레인 홀을 형성하는 것;
상기 패시베이션 막 상에 전도성 물질 막을 증착하여 상기 게이트 홀, 상기 소스 홀, 및 상기 드레인 홀을 채우는 것; 및
상기 전도성 물질 막을 패터닝하는 것;을 포함하되,
상기 게이트 전극 패턴, 상기 소스 전극 패턴, 및 상기 드레인 전극 패턴은 각각 상기 게이트 홀, 상기 소스 홀, 및 상기 드레인 홀에 형성되는 전력 반도체 장치의 제조 방법. - 제 2 항에 있어서,
상기 게이트 전극 패턴은, 상기 패시베이션 막의 상면을 따라 상기 드레인 전극 패턴을 향해 연장하는 전계 완화 영역을 포함하고,
상기 전계 완화 영역과 상기 드레인 전극 패턴 사이의 거리는 상기 채널 분리 패턴과 상기 드레인 전극 패턴 사이의 거리보다 작은 전력 반도체 장치의 제조 방법. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 게이트 전극 패턴과 상기 드레인 전극 패턴 사이에 전계 완화 패턴을 형성하는 것;을 더 포함하되,
상기 전계 완화 패턴은 상기 게이트 전극 패턴, 상기 소스 전극 패턴, 및 상기 드레인 전극 패턴과 동시에 형성되는 전력 반도체 장치의 제조 방법. - 제 6 항에 있어서,
상기 게이트 전극 패턴, 상기 소스 전극 패턴, 상기 드레인 전극 패턴, 및 상기 전계 완화 패턴을 형성하는 것은:
상기 패시베이션 막을 관통하는 게이트 홀, 소스 홀, 및 드레인 홀을 형성하는 것;
상기 패시베이션 막 상에 전도성 물질 막을 증착하여 상기 게이트 홀, 상기 소스 홀, 및 상기 드레인 홀을 채우는 것; 및
상기 전도성 물질 막을 패터닝하는 것;을 포함하는 전력 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 게이트 전극 패턴, 상기 소스 전극 패턴, 및 상기 드레인 전극 패턴은 서로 동일한 전도성 물질을 포함하는 전력 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 채널 분리 패턴은 p형 GaN를 포함하는 전력 반도체 장치의 제조 방법. - 기판 상에 채널 분리 패턴을 형성하는 것;
상기 기판 및 상기 채널 분리 패턴 상에 패시베이션 막을 형성하는 것;
상기 패시베이션 막을 관통하는 게이트 홀, 소스 홀, 및 드레인 홀을 형성하는 것;
상기 게이트 홀 내에 쇼트키 배리어 금속 패턴을 형성하는 것;
상기 소스 홀 및 상기 드레인 홀 내에 소스 전극 패턴 및 드레인 전극 패턴을 동시에 형성하는 것;을 포함하되,
상기 채널 분리 패턴은 상기 게이트 홀에 의해 노출되고,
상기 쇼트키 배리어 금속 패턴은 상기 채널 분리 패턴에 전기적으로 연결되고,
상기 쇼트키 배리어 금속 패턴의 측면과 상기 채널 분리 패턴의 측면은 단차를 갖는 전력 반도체 장치의 제조 방법. - 제 10 항에 있어서,
상기 소스 전극 패턴 및 상기 드레인 전극 패턴 상에 추가 소스 전극 패턴 및 추가 드레인 전극 패턴을 각각 형성하는 것;을 더 포함하되,
상기 추가 소스 전극 패턴 및 상기 추가 드레인 전극 패턴은 상기 쇼트키 배리어 금속 패턴과 동시에 형성되는 전력 반도체 장치의 제조 방법. - 제 11 항에 있어서,
상기 추가 소스 전극 패턴 및 상기 추가 드레인 전극 패턴은 상기 쇼트키 배리어 금속 패턴과 동일한 전도성 물질을 포함하는 전력 반도체 장치의 제조 방법. - 제 11 항에 있어서,
상기 추가 소스 전극 패턴 및 상기 추가 드레인 전극 패턴은 각각 상기 소스 전극 패턴 및 상기 드레인 전극 패턴을 완전히 덮는 전력 반도체 장치의 제조 방법. - 제 11 항에 있어서,
상기 추가 소스 전극 패턴 및 상기 추가 드레인 전극 패턴은 각각 상기 소스 전극 패턴 및 상기 드레인 전극 패턴을 부분적으로 덮는 전력 반도체 장치의 제조 방법. - 제 14 항에 있어서,
상기 소스 전극 패턴은 상기 추가 소스 전극 패턴 및 상기 패시베이션 막 사이에서 노출되고,
상기 드레인 전극 패턴은 상기 추가 드레인 전극 패턴 및 상기 패시베이션 막 사이에서 노출되는 전력 반도체 장치의 제조 방법. - 제 10 항에 있어서,
상기 쇼트키 배리어 금속 패턴은, 상기 패시베이션 막의 상면을 따라 상기 드레인 전극 패턴을 향해 연장하는 전계 완화 영역을 포함하고,
상기 전계 완화 영역과 상기 드레인 전극 패턴 사이의 거리는 상기 채널 분리 패턴과 상기 드레인 전극 패턴 사이의 거리보다 작은 전력 반도체 장치의 제조 방법. - 제 10 항에 있어서,
상기 채널 분리 패턴은 p형 GaN를 포함하는 전력 반도체 장치의 제조 방법. - 제 10 항에 있어서,
상기 쇼트키 배리어 금속 패턴을 형성하는 것은 상기 소스 전극 패턴 및 상기 드레인 전극 패턴을 형성하기 전에 수행되는 전력 반도체 장치의 제조 방법. - 제 10 항에 있어서,
상기 소스 전극 패턴 및 상기 드레인 전극 패턴을 형성하는 것은 상기 쇼트키 배리어 금속 패턴을 형성하기 전에 수행되는 전력 반도체 장치의 제조 방법. - 채널을 포함하는 기판;
상기 기판 상에 제공되는 채널 분리 패턴;
상기 기판 및 상기 채널 분리 패턴 상에 제공되는 패시베이션 막;
상기 패시베이션 막을 관통하는 게이트 홀, 소스 홀, 및 드레인 홀;
상기 게이트 홀, 상기 소스 홀, 및 상기 드레인 홀 내에 각각 제공되고, 상기 패시베이션 막의 상면으로 연장하는 게이트 전극 패턴, 소스 전극 패턴, 드레인 전극 패턴; 및
상기 게이트 전극 패턴과 상기 채널 분리 패턴 사이에 제공되는 쇼트키 배리어 금속 패턴;을 포함하되,
상기 게이트 홀 내에 제공되는 상기 게이트 전극 패턴의 측면과 상기 채널 분리 패턴의 측면은 단차를 가지며,
상기 쇼트키 배리어 금속 패턴은 상기 게이트 전극 패턴과 상기 패시베이션 막 사이로 연장하는 전력 반도체 장치. - 제 20 항에 있어서,
상기 게이트 전극 패턴, 상기 소스 전극 패턴, 및 상기 드레인 전극 패턴은 서로 동일한 전도성 물질을 포함하는 전력 반도체 장치. - 제 20 항에 있어서,
상기 쇼트키 배리어 금속 패턴은 상기 게이트 전극 패턴, 상기 소스 전극 패턴, 및 상기 드레인 전극 패턴과 다른 전도성 물질을 포함하고,
상기 쇼트키 배리어 금속 패턴과 상기 채널 분리 패턴 사이의 저항은 상기 게이트 전극 패턴과 상기 채널 분리 패턴 사이의 저항보다 높은 전력 반도체 장치. - 제 20 항에 있어서,
상기 채널 분리 패턴은 p형 GaN를 포함하는 전력 반도체 장치. - 채널을 포함하는 기판;
상기 기판 상에 제공되는 채널 분리 패턴;
상기 기판 및 상기 채널 분리 패턴 상에 제공되는 패시베이션 막;
상기 패시베이션 막을 관통하는 게이트 홀, 소스 홀, 및 드레인 홀;
상기 게이트 홀, 상기 소스 홀, 및 상기 드레인 홀 내에 각각 제공되고, 상기 패시베이션 막의 상면으로 연장하는 쇼트키 배리어 금속 패턴, 소스 전극 패턴, 드레인 전극 패턴;을 포함하되,
상기 게이트 홀 내에 제공되는 상기 쇼트키 배리어 금속 패턴의 측면과 상기 채널 분리 패턴의 측면은 단차를 갖는 전력 반도체 장치. - 제 24 항에 있어서,
상기 소스 전극 패턴 및 상기 드레인 전극 패턴 상에 각각 제공되는 추가 소스 전극 패턴 및 추가 드레인 전극 패턴;을 더 포함하되,
상기 추가 소스 전극 패턴 및 추가 드레인 전극 패턴은 상기 쇼트키 배리어 금속 패턴과 동일한 전도성 물질을 포함하는 전력 반도체 장치. - 제 24 항에 있어서,
상기 채널 분리 패턴은 p형 GaN를 포함하는 전력 반도체 장치.
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