CN115084215B - 功率半导体器件制造方法 - Google Patents
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Abstract
本发明公开了一种功率半导体器件制造方法，包括步骤：S1、提供衬底，在衬底上制备外延层；S2、在外延层上制备第一硬掩膜层；S3、离子注入形成P阱区域；S4、制备N+Spacer；S5、离子注入形成N+区域；S6、制备JFET区域；S7、制备P+区域；S8、依次制备栅氧层、Poly层和ILD层；S9、制备侧墙；S10、制备source金属，侧墙隔离Poly层与source金属，source金属与N+区域和P+区域同时接触。本发明的功率半导体器件制造方法，通过刻蚀出侧墙形成隔离绝缘层，可以大大降低隔离绝缘层的厚度，从而可以保证器件功能正常的同时，缩小元胞尺寸，增加器件的过流能力。
Description
技术领域
本发明属于半导体产品技术领域，具体地说，本发明涉及一种功率半导体器件制造方法。
背景技术
功率MOSFET(金属-氧化物场效应晶体管)作为常见的功率半导体器件，已经广泛应用于多个领域。目前绝大多数功率MOSFET的制造材料为硅，但由于硅材料本身的物理特性，很难将功率MOSFET器件的电压以及电流密度再进行提升。SiC(碳化硅)作为宽禁带半导体材料，在物理性能上相比硅材料有很大的优势。基于SiC材料制作的功率MOSFET器件已经在一些领域取得了成功应用，如新能源汽车，光伏等。
由于SiC的物理特性，制作大尺寸的晶圆成为了难题。在现有的晶圆尺寸下(4吋，6吋)，想要充分发挥SiC MOSFET器件的性能，必须将元胞尺寸尽可能减小，以提高电流密度和减小导通阻抗。但是，元胞中的JFET区域尺寸不能过多缩小，否则会显著增加导通阻抗。
图6为使用目前常见的制造方法制造出的SiC平面MOSFET器件结构横截面，ILD(隔离氧化层)使用光罩板光刻的方式刻出金属与N+区的接触孔，并同时刻穿N+区，使金属能够接触到P+区域。同时，一定厚度的ILD还作为栅极(栅氧和POLY)和source金属的绝缘隔离层，保证器件功能正常。
现有技术的制造过程如下：
1、在晶向为<11-20>的4H-SiC衬底100上生长外延层101，如图5a所示；
2、在外延层101上使用CVD(化学气相沉积)方法形成硬掩膜层102，如图5b所示；
3、光刻刻蚀打开硬掩膜层P阱区域，除去光刻胶后离子注入形成P阱区域103，如图5c所示；
4、使用CVD方法生长一定厚度的隔离层，之后向下刻蚀相同厚度的隔离层形成N+Spacer 104，如图5d所示；
5、离子注入形成N+区域105，之后去除N+Spacer 104和硬掩膜层102，如图5e所示；
6、生长新的硬掩膜层，光刻刻蚀打开硬掩膜层JFET区域，除去光刻胶后离子注入形成JFET区域106，之后去除硬掩膜层，如图5f所示；
7、生长新的硬掩膜层，光刻刻蚀打开硬掩膜层P+区域，除去光刻胶后离子注入形成P+区域107，之后去除硬掩膜层，如图5g所示；
8、热氧生长栅氧层108，之后淀积Poly层109，光刻刻蚀打开source接触孔区域，随后依次刻蚀109，108直到外延层101表面，然后除去光刻胶，如图5h所示；
9、使用LPCVD(低压力化学气相沉积)方法生长隔离氧化层，光刻刻蚀打开source接触孔区域，然后刻蚀隔离氧化层至外延层101表面，形成ILD层110，继续向下刻蚀外延层101，直至N+区域105被刻穿，使接触孔接触到P+区域107，然后除去光刻胶，如图5i所示；
10、淀积金属111，如图5j所示。
由于光罩板制造精度、光刻时的对准以及刻蚀精度等因素的影响，若采用光罩板光刻的方式，设计时必须留有一定的裕量来保证结构的正确。如图6中的长度“a”所示，如果设计时为了使元胞更小而将“a”的长度设计的太短，则在制造器件时，可能会因为偏差导致ILD被刻蚀过多，从而将POLY与Source金属区域连接在一起，导致Gate-Source短路的问题。
若为了保证器件功能正常而适当的给长度“a”增加裕量，又会使元胞的尺寸随之增加，从而降低了器件的过电流能力，增大了导通电阻。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提供一种功率半导体器件制造方法，目的是保证器件功能正常的同时，缩小元胞尺寸，增加器件的过流能力。
为了实现上述目的，本发明采取的技术方案为：功率半导体器件制造方法，包括步骤：
S1、提供衬底，在衬底上制备外延层；
S2、在外延层上制备第一硬掩膜层；
S3、在硬掩膜层上刻蚀出第一沟槽，然后在第一沟槽内进行离子注入，形成P阱区域；
S4、制备N+Spacer；
S5、采用离子注入形成N+区域，然后去除N+Spacer和第一硬掩膜层；
S6、制备JFET区域；
S7、制备P+区域；
S8、依次制备栅氧层、Poly层和ILD层，光刻刻蚀打开source接触孔区域，然后依次刻蚀栅氧层、Poly层和ILD层直到外延层表面；
S9、制备侧墙；
S10、制备source金属，侧墙隔离Poly层与source金属，source金属与N+区域和P+区域同时接触。
所述步骤S9包括：
S901、制备第一侧墙；
S902、制备第二侧墙，第二侧墙位于第一侧墙内侧。
所述步骤S901中，采用CVD工艺生长第一隔离氧化层，然后向下刻蚀第一隔离氧化层，形成第一侧墙。
所述步骤S902中，采用CVD工艺生长第二隔离氧化层，然后向下刻蚀第二隔离氧化层，形成第二侧墙。
所述步骤S1中，所述衬底的材质为4H-SiC，晶向为<11-20>。
所述步骤S2中，采用LPCVD工艺，在外延层上形成第一硬掩膜层。
所述步骤S4中，采用CVD工艺生长一定厚度的隔离层，之后向下刻蚀相同厚度的隔离层形成N+Spacer。
所述步骤S6中，生长第二硬掩膜层，光刻刻蚀打开第二硬掩膜层JFET区域，离子注入后形成JFET区域，之后去除第二硬掩膜层。
所述步骤S7中，生长第三硬掩膜层，光刻刻蚀打开第三硬掩膜层P+区域，离子注入后形成P+区域，之后去除第三硬掩膜层。
所述步骤S8中，首先通过热氧化生长栅氧层，然后淀积Poly层，然后淀积ILD层。
本发明的功率半导体器件制造方法，通过刻蚀出侧墙形成隔离绝缘层，可以大大降低隔离绝缘层的厚度，从而可以保证器件功能正常的同时，缩小元胞尺寸，增加器件的过流能力。
附图说明
本说明书包括以下附图，所示内容分别是：
图1是本发明功率半导体器件制造方法的流程图；
图2a-图2k是功率半导体器件制造过程示意图；
图3是实施例一的功率半导体器件的结构示意图；
图4是实施例二的功率半导体器件的结构示意图；
图5a-图5j是现有技术中的功率半导体器件制造过程示意图；
图6是现有技术中的功率半导体器件的结构示意图；
图中标记为：
100、衬底；101、外延层；102、硬掩膜层；103、P阱区域；104、N+Spacer；105、N+区域；106、JFET区域；107、P+区域；108、栅氧层；109、Poly层；110、ILD层；111、金属；
300、衬底；301、外延层；302、第一硬掩膜层；303、P阱区域；304、N+Spacer；305、N+区域；306、JFET区域；307、P+区域；308、栅氧层；309、Poly层；310、ILD层；311、第一侧墙；312、第二侧墙；313、source金属；314、侧墙。
具体实施方式
下面对照附图，通过对实施例的描述，对本发明的具体实施方式作进一步详细的说明，目的是帮助本领域的技术人员对本发明的构思、技术方案有更完整、准确和深入的理解，并有助于其实施。
需要说明的是，在下述的实施方式中，所述的“第一”、“第二”和“第三”并不代表结构和/或功能上的绝对区分关系，也不代表先后的执行顺序，而仅仅是为了描述的方便。
如图1所示，本发明提供了一种功率半导体器件制造方法，包括如下的步骤：
S1、提供衬底300，在衬底300上制备外延层301；
S2、在外延层301上制备第一硬掩膜层302；
S3、在第一硬掩膜层302上刻蚀出第一沟槽，然后在第一沟槽内进行离子注入，形成P阱区域；
S4、制备N+Spacer；
S5、采用离子注入形成N+区域，然后去除N+Spacer和第一硬掩膜层；
S6、制备JFET区域；
S7、制备P+区域；
S8、依次制备栅氧层、Poly层和ILD层，光刻刻蚀打开source接触孔区域，然后依次刻蚀栅氧层、Poly层和ILD层直到外延层表面；
S9、制备侧墙；
S10、制备source金属，侧墙隔离Poly层与source金属，source金属与N+区域和P+区域同时接触。
具体地说，为了使SiC平面MOSFET器件既保证功能正常，又不会因为光罩板精度以及光刻对准等因素浪费元胞面积，本发明提出一种新的SiC平面MOSFET结构制造方法，即“contact自对准方法”。使用本制造方法制造出的功率半导体器件结构如图2a-2k所示。这种功率半导体器件的结构特点为：栅极与source金属之间的隔离绝缘层由两个经自对准工艺刻蚀出的侧墙组成；并且两侧的第二侧墙在水平方向上分别向第一侧墙方向刻蚀一定距离，其余结构与常规的SiC MOSFET一致。本发明提出的用contact自对准工艺刻蚀出侧墙形成隔离绝缘层，可以大大降低隔离绝缘层的厚度，从而缩小元胞尺寸，增加器件的过流能力；第一侧墙的材料为高绝缘性材料，可以将厚度控制的较薄同时也起到很好地绝缘保护作用，由于高绝缘性的材料所产生的应力也较大，因此增加了第二侧墙，增加了绝缘保护的同时也降低了一些应力；此外还可以减少一张光罩板的使用和一次光刻的过程，使生产成本有所降低。
这种功率半导体器件的另一个结构特点是，由自对准工艺形成的第二侧墙在水平方向上同时向外刻蚀一定距离，这样source金属与N+区域的接触面积会增大，从而降低接触电阻，最终降低整个器件的导通电阻；台阶状的接触形貌也使退火后金属与SiC的接触更加紧密，减小金属剥离的风险。
在上述步骤S1中，衬底300的材质为4H-SiC，晶向为<11-20>。如图2a所示，在晶向为<11-20>的4H-SiC衬底300上生长外延层301。
如图2b所示，在上述步骤S2中，采用LPCVD(低压化学气相沉积)工艺，在外延层301的上表面形成第一硬掩膜层302。
如图2c所示，在上述步骤S3中，通过光刻刻蚀工艺打开第一硬掩膜层302，形成第一沟槽，然后除去光刻胶后，在第一沟槽处进行离子注入，形成P阱区域303，P阱区域303位于第一沟槽的下方。
如图2d所示，在上述步骤S4中，在第一沟槽中，采用CVD工艺生长一定厚度的隔离层，之后向下刻蚀相同厚度的隔离层形成N+Spacer 304，N+Spacer 304位于P阱区域303的上方，N+Spacer 304与第一硬掩膜层302接触。
如图2e所示，在上述步骤S5中，在第一沟槽中进行离子注入，形成N+区域305，然后去除N+Spacer 304和第一硬掩膜层302。
如图2f所示，在上述步骤S6中，在外延层301的上表面生长第二硬掩膜层，通过光刻刻蚀工艺打开第二硬掩膜层JFET区域，离子注入后形成JFET区域306，之后去除第二硬掩膜层。
如图2g所示，在上述步骤S7中，在外延层301的上表面生长第三硬掩膜层，然后通过光刻刻蚀工艺打开第三硬掩膜层P+区域，离子注入后形成P+区域307，之后去除第三硬掩膜层。
如图2h所示，在上述步骤S8中，首先在外延层301的上表面通过热氧化生长栅氧层308，然后在栅氧层308上淀积Poly层309，然后在Poly层309上淀积ILD层310，然后通过光刻刻蚀工艺打开source接触孔区域，随后依次刻蚀ILD层310、Poly层309和栅氧层308，直到外延层301的上表面。栅氧层308位于JFET区域306、P阱区域303和N+区域305的上方，Poly层309位于栅氧层308上方，Poly层309位于ILD层310上方。
上述步骤S9包括：
S901、制备第一侧墙311；
S902、制备第二侧墙312，第二侧墙312位于第一侧墙311内侧。
如图2i所示，在上述步骤S901中，采用CVD工艺生长一定厚度的第一隔离氧化层，然后向下刻蚀相同厚度的第一隔离氧化层，形成第一侧墙311，第一侧墙311位于N+区域305的上方，第一侧墙311与ILD层310、Poly层309和栅氧层308的侧壁以及N+区域305相接触。
如图2j所示，在上述步骤S902中，采用CVD工艺生长一定厚度的第二隔离氧化层，然后向下刻蚀相同厚度的第二隔离氧化层，形成第二侧墙312，第二侧墙312位于第一侧墙311内侧，第二侧墙312与第一侧墙311的侧壁和N+区域305接触，第二侧墙312位于N+区域305的上方，第一侧墙311位于栅氧层308和第二侧墙312之间。
如图2k所示，在上述步骤S10中，刻蚀外延层301，直至外延层的4H-SiC被刻穿N+区域305，露出P+区域307，使接触孔接触到P+区域307，然后沿水平方向将第二侧墙312刻蚀一定距离，随后淀积source金属313。第一侧墙311和第二侧墙312隔离Poly层309与source金属313，source金属313与N+区域305和P+区域307同时接触。第二侧墙312的底部边缘与N+区域305的侧壁之间具有一定的距离，从而在第二侧墙312的底部和N+区域305处形成台阶状结构，source金属313在此处与第二侧墙312和N+区域305接触，这样既增大了source金属与N+区域的接触面积，也使退火后金属与SiC的接触更加紧密，减小金属剥离的风险。
实施例一
采用本实施例的功率半导体器件制造方法制作的功率半导体器件的结构如图3所示，由自对准工艺形成的第一侧墙311和第二侧墙312隔离了栅极poly 309与source金属313，N+区域305被刻穿，使得source金属313与N+区域305和P+区域307同时接触，第二侧墙312在水平方向上向外刻蚀一定距离。
本实施例中，第一侧墙311的材料为Si3N4，第一侧墙311的宽度D1为 第二侧墙312的材料为SiO2，第二侧墙312的宽度方向与第一侧墙311的宽度方向相平行，第二侧墙312的宽度D2为/>大大减小了元胞尺寸，从而使器件电流密度提升。由于Si3N4绝缘性能十分良好，因此该厚度的第一侧墙311能够起到非常好的隔离绝缘作用；同时Si3N4材料本身会产生较大的应力，因此厚度做了控制，为了增加保证绝缘性能，增加了采用SiO2材料制成的第二侧墙312，进一步保证了器件功能的正常，又不会引入较大的应力。本实施例中，在步骤S902中，在第二侧墙312上沿水平方向向外刻蚀的距离D3为/>D3也为第二侧墙312的底部边缘与N+区域305的侧壁之间的距离，刻蚀方法为湿法刻蚀(氢氟酸溶液)，增加了source金属313与N+区域305的接触面积，降低了接触电阻，同时台阶状的接触形貌也使得source金属313与N+区域305接触的更加可靠，降低金属被剥离的风险。
实施例二
采用本实施例的功率半导体器件制造方法制作的功率半导体器件的结构如图4所示，本实施例中省略了一次自对准工艺，即只有一层侧墙作为绝缘保护，在侧墙材料和厚度选取适当的情况下，是可以满足器件绝缘要求的。在步骤S9中，由自对准工艺形成的侧墙314隔离了栅极poly 309与source金属313，N+区域305被刻穿，使得source金属313与N+区域305和P+区域307同时接触；其余各部分依次为ILD层310，栅氧层308，JFET区域306，P阱区域303，外延层301与衬底300。
本实施例中，侧墙314的材料为SiO2，侧墙314的宽度D4为大大减小了元胞尺寸，从而使器件电流密度提升，同时此厚度的侧墙314还能提供良好的绝缘保护作用，保证器件的功能正常。
在步骤S9中，采用CVD工艺生长一定厚度的隔离氧化层，然后向下刻蚀相同厚度的隔离氧化层，形成侧墙314，侧墙314位于N+区域305的上方，侧墙314与ILD层310、Poly层309和栅氧层308的侧壁以及N+区域305相接触。
在上述步骤S10中，刻蚀外延层301，直至刻穿N+区域305，露出P+区域307，然后沿水平方向将侧墙314刻蚀一定距离，随后淀积source金属313。侧墙314隔离Poly层309与source金属313，source金属313与N+区域305和P+区域307同时接触。侧墙314的底部边缘与N+区域305的侧壁之间具有一定的距离，从而在侧墙314的底部和N+区域305处形成台阶状结构，source金属313在此处与侧墙314和N+区域305接触，这样既增大了source金属与N+区域的接触面积，也使退火后金属与SiC的接触更加紧密，减小金属剥离的风险。
本实施例中，侧墙水平方向向外刻蚀的宽度D5为刻蚀方法为湿法刻蚀，增加了source金属512与N+区域505的接触面积，降低了接触电阻，同时台阶状的接触形貌也使得source金属512与N+区域505接触的更加可靠，降低金属被剥离的风险。
本实施例中，在步骤S9中，在侧墙314上沿水平方向向外刻蚀的距离D5为D5也为侧墙314的底部边缘与N+区域305的侧壁之间的距离，刻蚀方法为湿法刻蚀，增加了source金属313与N+区域305的接触面积，降低了接触电阻，同时台阶状的接触形貌也使得source金属313与N+区域305接触的更加可靠，降低金属被剥离的风险。
以上结合附图对本发明进行了示例性描述。显然，本发明具体实现并不受上述方式的限制。只要是采用了本发明的方法构思和技术方案进行的各种非实质性的改进；或未经改进，将本发明的上述构思和技术方案直接应用于其它场合的，均在本发明的保护范围之内。
Claims (4)
1.功率半导体器件制造方法，其特征在于，包括步骤：
S1、提供衬底，在衬底上制备外延层；
S2、在外延层上制备第一硬掩膜层；
S3、在硬掩膜层上刻蚀出第一沟槽，然后在第一沟槽内进行离子注入，形成P阱区域；
S4、制备N+ Spacer；
S5、采用离子注入形成N+区域，然后去除N+ Spacer和第一硬掩膜层；
S6、制备JFET区域；
S7、制备P+区域；
S8、依次制备栅氧层、Poly层和ILD层，光刻刻蚀打开source接触孔区域，然后依次刻蚀ILD层、Poly层和栅氧层直到外延层表面；
S9、制备侧墙；
S10、制备source金属，侧墙隔离Poly层与source金属，source金属与N+区域和P+区域同时接触；
其中，在步骤S4中，在第一沟槽中，采用CVD工艺生长一定厚度的隔离层，之后向下刻蚀相同厚度的隔离层形成N+ Spacer，N+ Spacer位于P阱区域的上方，N+ Spacer与第一硬掩膜层接触；
在步骤S5中，在第一沟槽中进行离子注入，形成N+区域，然后去除N+ Spacer和第一硬掩膜层；
在步骤S6中，在外延层的上表面生长第二硬掩膜层，通过光刻刻蚀工艺打开第二硬掩膜层JFET区域，离子注入后形成JFET区域，之后去除第二硬掩膜层；
在步骤S7中，在外延层的上表面生长第三硬掩膜层，然后通过光刻刻蚀工艺打开第三硬掩膜层P+区域，离子注入后形成P+区域，之后去除第三硬掩膜层；
步骤S9包括：
S901、制备第一侧墙，第一侧墙由自对准工艺刻蚀形成；
S902、制备第二侧墙，第二侧墙位于第一侧墙内侧，第二侧墙由自对准工艺刻蚀形成；
在步骤S901中，采用CVD工艺生长一定厚度的第一隔离氧化层，然后向下刻蚀相同厚度的第一隔离氧化层，形成第一侧墙，第一侧墙位于N+区域的上方，第一侧墙与ILD层、Poly层和栅氧层的侧壁以及N+区域相接触；
在步骤S902中，采用CVD工艺生长一定厚度的第二隔离氧化层，然后向下刻蚀相同厚度的第二隔离氧化层，形成第二侧墙，第二侧墙位于第一侧墙内侧，第二侧墙与第一侧墙的侧壁和N+区域接触，第二侧墙位于N+区域的上方，在第二侧墙的底部和N+区域处形成台阶状结构，第一侧墙位于栅氧层和第二侧墙之间。
2.根据权利要求1所述的功率半导体器件制造方法，其特征在于，所述步骤S1中，所述衬底的材质为4H-SiC，晶向为<11-20>。
3.根据权利要求1所述的功率半导体器件制造方法，其特征在于，所述步骤S2中，采用LPCVD工艺，在外延层上形成第一硬掩膜层。
4.根据权利要求1至3任一所述的功率半导体器件制造方法，其特征在于，所述步骤S8中，首先通过热氧化生长栅氧层，然后淀积Poly层，然后淀积ILD层。
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