CN115035939A - 存储装置及其操作方法 - Google Patents

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Abstract

本发明提供存储装置及其操作方法。所述存储装置包括：多个存储块，所述多个存储块各自包括布置在第一选择线与第二选择线之间的多条字线；外围电路，该外围电路通过将擦除电压施加到选定存储块的源极线或漏极线来执行擦除操作；以及控制逻辑，该控制逻辑在执行擦除操作的时段中控制外围电路：从最接近第一选择线和第二选择线的字线到最远离第一选择线和第二选择线的字线，至少逐一地依次选择选定存储块中包括的多条字线，将第一擦除允许电压施加到选定字线，以及将电位电平高于第一擦除允许电压的第二擦除允许电压施加到除了选定字线之外的其余字线。

Description

存储装置及其操作方法
技术领域
各种实施方式涉及一种半导体设计技术，更具体而言，涉及一种存储装置及其操作方法，该存储装置能够有效地执行基于栅极诱发漏极泄漏(GIDL)的擦除操作。
背景技术
存储系统是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体实现的存储装置。存储系统分为易失性存储装置和非易失性存储装置。易失性存储装置是其中存储的数据在电源中断时丢失的存储装置。易失性存储装置的代表性示例包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储装置是其中存储的数据即使在电源中断时也会保留的存储装置。非易失性存储装置的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存存储器主要分类为NOR型存储器和NAND型存储器。
发明内容
本公开的各种实施方式涉及一种存储装置及其操作方法，该存储装置能够有效地执行基于栅极诱发漏极泄漏(GIDL)的擦除操作。
本公开所要解决的技术问题不限于上述问题，并且本公开所属领域的技术人员可以从下面的描述中清楚地理解没有提到的其它技术问题。
根据本发明的实施方式，一种存储装置可以包括：存储单元阵列，所述存储单元阵列包括多个存储块，所述多个存储块各自包括多个存储单元和布置在第一选择线与第二选择线之间的多条字线；外围电路，所述外围电路适于通过将擦除电压施加到从所述多个存储块中选择的存储块的源极线或漏极线来执行擦除操作；以及控制逻辑，所述控制逻辑适于在执行所述擦除操作的时段中控制所述外围电路：从最接近所述第一选择线和所述第二选择线的字线到最远离所述第一选择线和所述第二选择线的字线，至少逐一地依次选择选定存储块中包括的所述多条字线，将第一擦除允许电压施加到选定字线，以及将第二擦除允许电压施加到除了所述选定字线之外的其余字线。所述第一擦除允许电压可以具有比所述第二擦除允许电压低的电位电平。
所述控制逻辑还可以控制所述外围电路在所述依次选择并且将所述第一擦除允许电压施加到全部字线之后将所述第二擦除允许电压施加到全部字线，直到预定时间的时段结束。
所述控制逻辑还可以控制所述外围电路重复依次选择、施加第一擦除允许电压和施加第二擦除允许电压，直到预定时间的时段结束。
所述第二擦除允许电压可以具有接地电压电平，并且所述第一擦除允许电压可以具有低于所述接地电压电平的负电平。
所述多条字线可以包括最接近所述第一选择线的第一虚设字线、最接近所述第二选择线的第二虚设字线以及最远离所述第一选择线和所述第二选择线的第三虚设字线。
所述外围电路可以包括：源极线驱动器，所述源极线驱动器适于向所述源极线施加所述擦除电压；页缓冲器组，所述页缓冲器组联接到所述存储块中的每一个存储块的位线，并且适于控制选定存储块的位线在所述时段中浮置；以及行解码器，所述行解码器联接到所述多个存储块的本地线，并且适于在所述时段中使选定存储块的所述本地线中的所述第一选择线和所述第二选择线浮置，将所述第一擦除允许电压施加到所述选定字线，并将所述第二擦除允许电压施加到其余字线。
所述控制逻辑还可以控制所述外围电路在执行预定时间的时段之后执行擦除验证操作。当擦除验证操作的结果指示擦除操作失败时，所述控制逻辑还可以控制所述外围电路根据增量阶跃脉冲擦除(ISPE)方法升高擦除电压的电位电平，并且还可以控制所述外围电路以升高的擦除电压再次执行擦除操作。
根据本发明的实施方式，一种存储装置可以包括：存储单元阵列，所述存储单元阵列包括多个存储块，所述多个存储块各自包括多个存储单元和布置在第一选择线与第二选择线之间的多条字线；以及外围电路，所述外围电路适于通过将擦除电压施加到从所述多个存储块中选择的存储块的源极线或漏极线来执行擦除操作。在执行所述擦除操作的时段中，所述外围电路还可以适于：从最接近所述第一选择线和所述第二选择线的字线到最远离所述第一选择线和所述第二选择线的字线，至少逐一地依次选择选定存储块中包括的所述多条字线，将第一擦除允许电压施加到选定字线，以及将第二擦除允许电压施加到除了所述选定字线之外的其余字线。所述第一擦除允许电压可以具有比所述第二擦除允许电压低的电位电平。
所述外围电路还可以适于在所述依次选并且将所述第一擦除允许电压施加到全部字线之后将所述第二擦除允许电压施加到全部字线，直到预定时间的时段结束。
所述外围电路还可以适于重复所述依次选择、施加第一擦除允许电压和施加第二擦除允许电压，直到预定时间的时段结束。
所述第二擦除允许电压可以具有接地电压电平，并且所述第一擦除允许电压可以具有低于所述接地电压电平的负电平。
所述多条字线可以包括最接近所述第一选择线的第一虚设字线、最接近所述第二选择线的第二虚设字线以及最远离所述第一选择线和所述第二选择线的第三虚设字线。
所述外围电路可以包括：源极线驱动器，所述源极线驱动器适于向所述源极线施加所述擦除电压；页缓冲器组，所述页缓冲器组联接到所述存储块中的每一个存储块的位线，并且适于控制选定存储块的位线在所述时段中浮置；以及行解码器，所述行解码器联接到所述多个存储块的本地线，并且适于在所述时段中使选定存储块的所述本地线之中的所述第一选择线和所述第二选择线浮置，将所述第一擦除允许电压施加到选定字线，并将所述第二擦除允许电压施加到其余字线。
根据本发明的实施方式，提供一种存储装置的操作方法，所述存储装置包括：存储单元阵列，所述存储单元阵列包括多个存储块，所述多个存储块各自具有多个存储单元和布置在第一选择线与第二选择线之间的多条字线，所述操作方法可以包括擦除步骤，所述擦除步骤通过将擦除电压施加到从所述多个存储块中选择的存储块的源极线或漏极线来执行擦除操作，使得选定存储块中包括的所述多个存储单元具有等于或小于目标擦除电压的阈值电压。所述擦除步骤可以包括以下步骤：从最接近所述第一选择线和所述第二选择线的字线到最远离所述第一选择线和所述第二选择线的字线，至少逐一地依次选择选定存储块中包括的所述多条字线，将第一擦除允许电压施加到选定字线，以及将第二擦除允许电压施加到除了选定字线之外的其余字线。所述第一擦除允许电压可以具有比所述第二擦除允许电压低的电位电平。
所述操作方法还可以包括在所述依次选择的步骤并且将所述第一擦除允许电压施加到全部字线之后将所述第二擦除允许电压施加到全部字线，直到执行了预定时间的所述擦除步骤结束。
所述操作方法还可以包括重复所述依次选择的步骤，施加所述第一擦除允许电压的步骤和施加所述第二擦除允许电压的步骤，直到执行了预定时间的所述擦除步骤结束。
所述第二擦除允许电压可以具有接地电压电平，并且所述第一擦除允许电压可以具有低于所述接地电压电平的负电平。
所述多条字线可以包括最接近所述第一选择线的第一虚设字线、最接近所述第二选择线的第二虚设字线以及最远离所述第一选择线和所述第二选择线的第三虚设字线。
根据本发明的实施方式，提供一种擦除非易失性存储块的方法，该非易失性存储块联接到源极线、第一选择线、第二选择线以及布置在第一选择线与第二选择线之间的字线，该方法可以包括：在使第一选择线和第二选择线浮置的同时将擦除电压施加到源极线；执行一次或更多次迭代以擦除所述非易失性存储块；以及验证所述非易失性存储块的擦除是否成功。每次迭代可以包括：相对于第一选择线和第二选择线从最外面的字线到最里面的字线依次将第一擦除允许电压施加到字线，同时将高于第一擦除允许电压的第二擦除允许电压施加到其余字线。
所述方法还可以包括在所述执行和所述验证之间将第二擦除允许电压施加到字线。
所述方法还可以包括当非易失性存储块的擦除经验证为失败时，通过升高擦除电压来重复进行施加、执行和验证。
根据本发明的实施方式，使用基于GIDL的擦除操作的存储装置可以在擦除操作时段期间将具有不同电位电平的两种类型的擦除允许电压施加到擦除目标存储块中包括的多条字线。
具体而言，在擦除操作时段期间，存储装置可以从位于存储块边缘的字线到位于存储块中心的字线至少逐一地依次选择擦除目标存储块中包括的多条字线，并且将负电压施加到选定字线。
通过该操作，当执行基于GIDL的擦除操作时，存储装置可以显著提高对应于擦除电压的电压电平的空穴迁移率。因此，可以最小化擦除操作所需的时间，并且减少施加到擦除目标存储块的擦除应力。此外，根据增量阶跃脉冲擦除(ISPE)方法，可以最小化擦除电压的电位电平增加的次数。此外，可以降低产生具有高电位电平的擦除电压所需的功耗。
附图说明
图1是描述根据本发明的实施方式的存储系统的示例的图。
图2是描述根据本发明的实施方式的图1所示的存储装置的示例的图。
图3是描述根据本发明的实施方式的图2所示的存储块的示例的图。
图4是描述根据本发明的实施方式的图2所示的存储块的另一示例的图。
图5是描述根据本发明的实施方式的图2所示的存储块的又一示例的图。
图6是描述由根据本发明的实施方式的存储装置执行的擦除操作的示例的流程图。
图7是描述由根据本发明的实施方式的存储装置执行的擦除操作的另一示例的流程图。
图8A至图8C是描述根据本发明的实施方式的存储装置的擦除操作方法的图。
具体实施方式
下面参照附图更详细地描述本公开的各种示例。然而，本发明的方面和特征可以以不同的方式实施以形成其它实施方式，包括任何公开的实施方式的变型。因此，本发明不限于本文阐述的实施方式。相反，提供所描述的实施方式是为了使本公开彻底和完整，并且向本发明所属领域的技术人员充分传达本公开。贯穿本公开，在本公开的各个附图和示例中，相同的附图标记始终表示相同的部分。注意，对“实施方式”、“另一实施方式”等的引用不一定指仅一个实施方式，并且对任何这样的短语的不同引用不一定针对相同的实施方式。
应当理解，尽管术语“第一”、“第二”、“第三”等在本文可以用来标识各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与具有相同或相似名称的另一个元件区分开来。因此，一种情况下的第一元件在另一种情况下可以称为第二或第三元件，而不会指示元件本身的任何变化。
附图不一定按比例绘制，并且在一些情况下，为了清楚地示出实施方式的特征，可能夸大比例。当一个元件被称为连接或联接到另一个元件时，应当理解，前者可以直接连接或联接到后者，或者经由其间的一个或更多个中间元件电连接或联接到后者。此外，还应当理解，当一个元件被称为位于两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。
本文使用的术语仅仅是为了描述特定实施方式，而不是为了限制本发明。如本文所用，单数形式旨在包括复数形式，反之亦然，除非上下文另有明确指示。类似地，不定冠词“一”和“一个”是指一个或更多个，除非从语言或上下文中清楚地看出仅指一个。
还应当理解，当在本说明书中使用时，术语“包括”和“包含”指定所描述元件的存在，并且不排除一个或更多个其它元件的存在或添加。如本文所用，术语“和/或”包括一个或更多个相关联的列出项目的任何组合和所有组合。
除非另有定义，否则本文使用的包括技术和科学术语在内的所有术语都具有与本发明所属领域的普通技术人员根据本公开通常理解的含义相同的含义。还应当理解，术语(例如，在常用词典中定义的术语)应当被解释为具有与其在本公开和相关领域的上下文中的含义一致的含义，并且除非在本文中明确地如此定义，否则不应当以理想化或过度正式的意义进行解释。
在以下描述中，阐述了许多具体细节以提供对本发明的透彻理解。可以在缺少部分或全部这些具体细节的情况下实施本发明。在其它情况下，没有详细描述公知的工艺结构和/或工艺，以免不必要地模糊本发明。
还应注意，在一些情况下，对相关领域的技术人员显而易见的是，结合实施方式描述的特征或元件可以单独使用或者与另一实施方式的其它特征或元件结合使用，除非另有明确指示。
下面参照附图详细描述本公开的实施方式，其中相同附图标记表示相同元件。
图1是描述根据本发明的实施方式的存储系统的示例的图。
参照图1，数据处理系统100可以包括与存储系统110接合或可操作地联接的主机102。
主机102可以包括任何便携式电子装置(例如，移动电话、MP3播放器、膝上型计算机等)和电子装置(例如，台式计算机、游戏播放器、电视(TV)、投影仪等)。
主机102还包括可以总体管理和控制在主机102中执行的功能和操作的至少一个操作系统(OS)。OS可以提供与存储系统110接合的主机102与使用存储系统110的用户之间的互操作。OS可以支持对应于用户请求的功能和操作。作为示例而非限制，OS可以根据主机102的移动性分为通用操作系统和移动操作系统。根据系统要求或用户环境，通用操作系统可以分为个人操作系统和企业操作系统。个人操作系统(包括Windows和Chrome)可以用于一般用途的支持服务。但是企业操作系统(包括Windows服务器、Linux、Unix等)可以专门用于确保和支持高性能。此外，移动操作系统可以包括Android、iOS、Windows mobile等。移动操作系统可以支持移动性的服务或功能(例如，节能功能)。主机102可以包括多个操作系统。主机102可以对应于用户请求执行与存储系统110联动的多个操作系统。主机102可以将对应于用户请求的多个命令传输到存储系统110中，从而在存储系统110内部执行对应于命令的操作。
可以用易失性存储装置(例如，动态随机存取存储器(DRAM)和静态RAM(SRAM))和/或非易失性存储装置(例如，只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(RRAM或ReRAM)和闪存存储器)来实现存储系统110的存储装置。
存储系统110可以包括控制器130和存储装置150。存储装置150可以存储将由主机102存取的数据。控制器130可以控制将数据存储在存储装置150中的操作。
存储系统110中包括的控制器130和存储装置150可以集成到单个半导体装置中，该半导体装置可以包括在上述示例中讨论的各类存储系统中的任何一种中。
作为示例而非限制，可以用SSD来实现控制器130和存储装置150。当存储系统110用作SSD时，连接到存储系统110的主机102的操作速度可以比用硬盘实现的主机102的操作速度提高得更多。此外，控制器130和存储装置150可以集成到一个半导体装置中以形成存储器卡，例如PC卡(PCMCIA)、紧凑型闪存卡(CF)、诸如智能媒体卡(SM、SMC)的存储器卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、通用闪存存储器等。
存储系统110可以被配置为例如以下装置的一部分：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏播放器、导航系统、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储装置、能够在无线环境下发送和接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、射频识别(RFID)装置或配置计算系统的各种组件中的一种。
存储装置150可以是非易失性存储装置，并且即使在没有供电时也可以保留存储在其中的数据。存储装置150可以存储由主机102通过写入操作提供的数据，并且通过读取操作将存储在其中的数据提供给主机102。
图2是描述根据本发明的实施方式的图1所示的存储装置的示例的图。
参照图2，存储装置150可以包括其中存储数据的存储单元阵列151。存储装置150可以包括外围电路200，该外围电路200被配置为执行将数据存储在存储单元阵列151中的编程操作、输出所存储的数据的读取操作以及擦除所存储的数据的擦除操作。存储装置150可以包括控制逻辑300，该控制逻辑300被配置为在存储控制器(图1的130)的控制下控制外围电路200。
存储单元阵列151可以包括多个存储块152，其中k是正整数。本地线LL和位线BL1至BLn可以联接到存储块152中的每一个，其中n是正整数。例如，本地线LL可以包括第一选择线、第二选择线和布置在第一选择线与第二选择线之间的多条字线。本地线LL还可以包括布置在第一选择线与字线之间的虚设线、布置在第二选择线与字线之间的虚设线以及布置在字线之间的虚设线。第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，本地线LL可以包括字线、漏极选择线、源极选择线和源极线SL。例如，本地线LL还可以包括虚设线。例如，本地线LL还可以包括管线。本地线LL可以联接到存储块152中的每一个，并且位线BL1至BLn可以共同联接到存储块152。可以用2D或3D结构来实现存储块152。例如，具有2D结构的存储块152中的每一个可以包括在平行于基板的方向上布置的存储单元。例如，具有3D结构的存储块152中的每一个可以包括在垂直于基板的方向上层叠的存储单元。
外围电路200可以被配置为在控制逻辑300的控制下，对从存储块152中选择的存储块执行编程操作、读取操作和擦除操作。例如，外围电路200可以包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压发生电路210可以响应于操作信号OP_CMD而产生用于编程操作、读取操作和擦除操作的各种操作电压Vop。此外，电压发生电路210可以响应于操作信号OP_CMD而选择性地使本地线LL放电。例如，电压发生电路210可以在控制逻辑300的控制下产生编程电压、验证电压、通过电压、擦除电压和选择晶体管操作电压。
行解码器220可以响应于行解码器控制信号AD_signal而将操作电压Vop传输到与选定存储块152联接的本地线LL。例如，行解码器220可以响应于行解码器控制信号AD_signal而选择性地将由电压发生电路210产生的操作电压(例如，编程电压、验证电压、通过电压等)施加到本地线LL或者浮置本地线LL的一部分线(例如，字线和源极选择线)。
页缓冲器组230可以包括分别联接到位线BL1至BLn的多个页缓冲器PB1至PBn(231)。页缓冲器PB1至PBn(231)可以响应于页缓冲器控制信号PBSIGNAL而进行操作。例如，页缓冲器PB1至PBn(231)可以在擦除操作的擦除电压施加操作期间控制位线BL1至BLn浮置，并且在擦除操作的擦除验证操作期间感测位线BL1至BLn的电流或电压电平。
列解码器240可以响应于列地址CADD而在输入/输出电路250与页缓冲器组230之间传输数据。例如，列解码器240可以通过数据线DL与页缓冲器231交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将从图1的存储控制器130接收的命令CMD和地址ADD传输到控制逻辑300，或者与列解码器240交换数据DATA。
在读取操作或验证操作期间，通过/失败检查电路260可以响应于允许位VRY_BIT<#>而产生参考电流，并且通过将从页缓冲器组230接收的感测电压VPB与通过参考电流产生的参考电压进行比较来输出通过信号PASS或失败信号FAIL。
源极线驱动器270可以通过源极线SL联接到存储单元阵列151中包括的存储单元，并且控制施加到源极线SL的电压。例如，在擦除操作期间，源极线驱动器270可以产生擦除电压并且将擦除电压施加到源极线。
源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL控制施加到源极线SL的源极线电压。
控制逻辑300可以响应于命令CMD和地址ADD而输出操作信号OP_CMD、行解码器控制信号AD_signal、页缓冲器控制信号PBSIGNAL和允许位VRY_BIT<#>，并且控制外围电路200。控制逻辑300可以响应于通过信号PASS或失败信号FAIL而检查验证操作是通过还是失败。
图3是描述根据本发明的实施方式的图2所示的存储块的示例的图。
图3示出了图2所示的存储块以2D方式配置的情况的示例。
具体而言，存储块152可以包括并行布置在第一选择线与第二选择线之间的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>，其中J是等于或大于1的自然数。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。在下面的描述中，第一选择线将由“SSL”表示，并且第二选择线将由“DSL”表示。多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>可以包括正常字线WL<1:2J>和虚设字线SPWL<1:2>、CPWL<1:2>和DPWL<1:2>。在多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中，与源极选择线SSL相邻的一条或更多条字线可以用作第一虚设字线SPWL<1:2>。此外，在多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中，与漏极选择线DSL相邻的一条或更多条字线可以用作第二虚设字线DPWL<1:2>。此外，在多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中，位于中心的一条或更多条字线可以用作第三虚设字线CPWL<1:2>。
更具体而言，存储块152可以包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可以联接到相应的串ST，并且源极线SL可以共同联接到串ST。由于串ST可以以彼此相同的方式配置，所以将联接到第一位线BL1的串ST作为示例描述。
串ST可以包括串联联接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储单元和漏极选择晶体管DST。一个串ST可以包括一个或更多个源极选择晶体管SST以及一个或更多个漏极选择晶体管DST。
源极选择晶体管SST的源极可以联接到源极线SL，并且漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储单元可以串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管SST的栅极可以联接到源极选择线SSL，不同串ST中包括的漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，并且不同串ST中包括的存储单元的栅极可以联接到多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>。在不同串ST中包括的存储单元中，联接到相同字线的一组存储单元可以称为物理页PPG。因此，物理页PPG的数量可以对应于存储块152中包括的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中的正常字线WL<1:2J>的数量。
一个存储单元可以在其中存储1位数据。这种单元通常称为单层单元(SLC)。
在这种情况下，一个物理页PPG可以存储一个逻辑页LPG的数据。一个逻辑页LPG的数据可以包括与一个物理页PPG中包括的单元数量对应的多个数据位。此外，一个存储单元可以在其中存储2位或更多位数据。这种单元通常称为多层单元(MLC)。
在这种情况下，一个物理页PPG可以存储两个或更多个逻辑页LPG的数据。
图4是描述根据本发明的实施方式的图2所示的存储块的另一示例的图。
图4示出了图2所示的存储块以3D方式配置的情况的示例。
具体而言，存储块152可以包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为U形。存储块152可以包括在行方向(即，+X方向)上布置的m个单元串。图4示出了两个单元串在列方向(即，+Y方向)上布置。然而，这仅是为了便于描述的示例，并且可以理解，可以在列方向上布置三个或更多个单元串。
单元串CS11至CS1m和CS21至CS2m中的每一个可以包括一个或更多个源极选择晶体管SST、一个或更多个源极侧虚设存储单元SDC1和SDC2、第一正常存储单元MC1至第2J正常存储单元MC2J、位于第2J正常存储单元的中心的一个或更多个中心虚设存储单元CDC1和CDC2、管式晶体管PT、一个或更多个漏极侧虚设存储单元DDC1和DDC2以及一个或更多个漏极选择晶体管DST。
选择晶体管SST和DST、虚设存储单元SDC1、SDC2、CDC1、CDC2、DDC1和DDC2以及正常存储单元MC1至MC2J可以具有彼此相似的结构。在实施方式中，选择晶体管SST和DST、虚设存储单元SDC1、SDC2、CDC1、CDC2、DDC1和DDC2以及正常存储单元MC1至MC2J中的每一者可以包括沟道层、隧穿介电层、电荷存储层和阻挡介电层。
每个单元串的源极选择晶体管SST可以联接在公共源极线CSL与源极侧虚设存储单元SDC1和SDC2之间。
在实施方式中，布置在相同行的单元串的源极选择晶体管可以联接到在行方向上延伸的源极选择线。布置在不同行的单元串的源极选择晶体管可以分别联接到不同的源极选择线。在图4中，第一行的单元串CS11至CS1m的源极选择晶体管可以联接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管可以联接到第二源极选择线SSL2。
每个单元串可以包括两个源极侧虚设存储单元SDC1和SDC2。然而，这仅是示例，并且可以理解，每个单元串可以包括三个或更多个源极侧虚设存储单元。每个单元串的源极侧虚设存储单元SDC1和SDC2可以串联联接在源极选择晶体管SST与正常存储单元MC1至MCJ之间。每个单元串的第一源极侧虚设存储单元SDC1的栅极可以联接到第一源极侧虚设字线SPWL1。第二源极侧虚设存储单元SDC2的栅极可以联接到第二源极侧虚设字线SPWL2。
在每个单元串的第一正常存储单元MC1至第2J正常存储单元MC2J中，J个正常存储单元MC1至MCJ可以联接在源极侧虚设存储单元SDC1和SDC2与中心虚设存储单元CDC1和CDC2之间，并且其它J个正常存储单元MCJ+1至MC2J可以联接在中心虚设存储单元CDC1和CDC2与漏极侧虚设存储单元DDC1和DDC2之间。
第一正常存储单元MC1至第2J正常存储单元MC2J可以分为第一正常存储单元MC1至第J正常存储单元MCJ和第(J+1)正常存储单元MCJ+1至第2J正常存储单元MC2J。第一正常存储单元MC1至第J正常存储单元MCJ可以在+Z方向的相反方向上依次布置，并且串联联接在中心虚设存储单元CDC1和CDC2与源极侧虚设存储单元SDC1和SDC2之间。第(J+1)正常存储单元MCJ+1至第2J正常存储单元MC2J可以沿Z方向依次布置，并且串联联接在中心虚设存储单元CDC1和CDC2与漏极侧虚设存储单元DDC1和DDC2之间。第一正常存储单元MC1至第J正常存储单元MCJ和第(J+1)正常存储单元MCJ+1至第2J正常存储单元MC2J可以通过管式晶体管PT联接。也就是说，中心虚设存储单元CDC1和CDC2可以位于第一正常存储单元MC1至第2J正常存储单元MC2J的中心，并且串联联接到管式晶体管PT。每个单元串的第一正常存储单元MC1至第2J正常存储单元MC2J的栅极可以分别联接到第一正常字线WL1至第2J正常字线WL2J。
每个单元串可以包括两个中心虚设存储单元CDC1和CDC2。然而这仅是示例，并且可以理解，每个单元串可以包括三个或更多个源极侧虚设存储单元。每个单元串的第一中心虚设存储单元CDC1的栅极可以联接到第一中心虚设字线CPWL1。第二中心虚设存储单元CDC2的栅极可以联接到第二中心虚设字线CPWL2。
通过第一位线BL1至第m位线BLm，数据可以存储在第一正常存储单元MC1至第2J正常存储单元MC2J中。可以通过第一位线BL1至第m位线BLm读取存储在第一正常存储单元MC1至第2J正常存储单元MC2J中的数据。
每个单元串的管式晶体管PT的栅极可以联接到管线PL。
每个单元串可以包括两个漏极侧虚设存储单元DDC1和DDC2。然而这仅是示例，并且可以理解，每个单元串可以包括三个或更多个漏极侧虚设存储单元。每个单元串的漏极侧虚设存储单元DDC1和DDC2可以串联联接在漏极选择晶体管DST与正常存储单元MCJ+1至MC2J之间。每个单元串的第一漏极侧虚设存储单元DDC1的栅极可以联接到第一漏极侧虚设字线DPWL1。每个单元串的第二漏极侧虚设存储单元DDC2的栅极可以联接到第二漏极侧虚设字线DPWL2。
每个单元串的漏极选择晶体管DST可以联接在对应的位线与漏极侧虚设存储单元DDC1和DDC2之间。在行方向上布置的单元串可以联接到在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管可以联接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管可以联接到第二漏极选择线DSL2。
在列方向上布置的单元串可以联接到在列方向上延伸的位线。在图4中，第一列的单元串CS11和CS21可以联接到第一位线BL1。第m列的单元串CS1m和CS2m可以联接到第m位线BLm。
在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。布置在行方向上的单元串CS11至CS1m或CS21至CS2m的偶数单元串可以分别联接到偶数位线，并且布置在行方向上的单元串CS11至CS1m或CS21至CS2m的奇数单元串可以分别联接到奇数位线。
可以设置虚设存储单元SDC1、SDC2、CDC1、CDC2、DDC1和DDC2中的每一个以稳定地控制对应的单元串的电压或电流。例如，可以设置源极侧虚设存储单元SDC1和SDC2，以减小源极选择晶体管SST与正常存储单元MC1至MCJ之间的电场。例如，可以设置漏极侧虚设存储单元DDC1和DDC2，以减小漏极选择晶体管DST与正常存储单元MCJ+1至MC2J之间的电场。例如，可以设置中心虚设存储单元CDC1和CDC2，以将正常存储单元MC1至MC2J分成两个组，即MC1至MCJ和MCJ+1至MC2J，并且减小两个组之间的电场。设置越多的虚设存储单元，可以提高存储块152的操作可靠性，但可能增加存储块152的尺寸。设置越少的虚设存储单元，可以减小存储块152的尺寸，但存储块152的操作可靠性可能降低。
图5是描述根据本发明的实施方式的图2所示的存储块的又一示例的图。
图5示出了图2所示的存储块以3D方式配置的情况的另一个示例。
具体而言，存储块152可以包括多个单元串CS11至CS1m和CS21至CS2m。多个单元串CS11至CS1m和CS21至CS2m可以在+Z方向上延伸。单元串CS11至CS1m和CS21至CS2m中的每一个可以包括层叠在存储块BLK1下方的基板(未示出)上的：一个或更多个源极选择晶体管SST、一个或更多个源极侧虚设存储单元SDC1和SDC2、第一正常存储单元MC1至第J正常存储单元MCJ、一个或更多个中心虚设存储单元、第(J+1)正常存储单元MC J+1至第2J正常存储单元MC2J、一个或更多个漏极侧虚设存储单元DDC1至DDC2、以及一个或更多个漏极选择晶体管DST。所述一个或更多个中心虚设存储单元未示出，并且位于如图3所示的正常存储单元之间。
每个单元串的源极选择晶体管SST可以联接在公共源极线CSL与源极侧虚设存储单元SDC1和SDC2之间。布置在相同行的单元串(例如，CS11至CS1m)的源极选择晶体管可以联接到相同源极选择线(例如，SSL1)。布置在第一行的单元串CS11至CS1m的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行的单元串CS21至CS2m的源极选择晶体管可以联接到第二源极选择线SSL2。
每个单元串的源极侧虚设存储单元SDC1和SDC2可以串联联接在源极选择晶体管SST与正常存储单元MC1至MCJ之间。相同高度的源极侧虚设存储单元可以联接到相同的源极侧虚设字线。第一源极侧虚设存储单元SDC1和第二源极侧虚设存储单元SDC2的栅极可以分别联接到第一源极侧虚设字线SPWL1和第二源极侧虚设字线SPWL2。
每个单元串的第一正常存储单元MC1至第J正常存储单元MCJ可以串联联接在源极侧虚设存储单元SDC1和SDC2与中心虚设存储单元(未示出)之间。第一正常存储单元MC1至第J正常存储单元MCJ的栅极可以分别联接到第一正常字线WL1至第J正常字线WLJ。
每个单元串的中心虚设存储单元(未示出)可以串联联接在正常存储单元MC1至MCJ与正常存储单元MCJ+1至MC2J之间。相同高度的中心虚设存储单元可以联接到相同的中心虚设字线。
每个单元串的第(J+1)正常存储单元MCJ+1至第2J正常存储单元MC2J可以串联联接在中心虚设存储单元(未示出)与漏极侧虚设存储单元DDC1和DDC2之间。第(J+1)正常存储单元MCJ+1至第2J正常存储单元MC2J的栅极可以分别联接到第(J+1)正常字线WLJ+1至第2J正常字线WL2J。
每个单元串的漏极侧虚设存储单元DDC1和DDC2可以串联联接在漏极选择晶体管DST与正常存储单元MC1至MC2J之间。相同高度的漏极侧虚设存储单元可以联接到相同的源极侧虚设字线。第一漏极侧虚设存储单元DDC1和第二漏极侧虚设存储单元DDC2的栅极可以分别联接到第一漏极侧虚设字线DPWL1和第二漏极侧虚设字线DPWL2。
每个单元串的漏极选择晶体管DST可以联接在对应的位线与漏极侧虚设存储单元DDC1和DDC2之间。布置在行方向上的单元串的漏极选择晶体管可以联接到在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管可以联接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管可以联接到第二漏极选择线DSL2。
结果，图5的存储块152具有图4的存储块152的等效电路，不同之处在于从每个单元串中排除了管式晶体管PT。
图6是描述由根据本发明的实施方式的存储装置执行的擦除操作的示例的流程图。
参照图1至图6，由根据本发明的实施方式的存储装置150执行的擦除操作的示例将描述如下。
如参照图2所述，存储装置150可以包括存储单元阵列151、外围电路200和控制逻辑300。
存储单元阵列151可以包括多个存储块152，其各自包括多个存储单元和布置在第一选择线SSL与第二选择线DSL之间的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>。已经参照图3至图5描述了多个存储块152的具体实施方式。
外围电路200可以将擦除电压施加到从多个存储块152中选择的存储块的源极线或漏极线，以执行擦除操作。
作为参考，通过将擦除电压施加到选定存储块的源极线或漏极线来升高选定存储块的沟道的电位电平的方法来擦除处于编程状态的存储单元的操作可以定义为基于栅极诱发漏极泄漏(GIDL)的擦除操作。也就是说，在基于GIDL的擦除操作期间，选定存储块中包括的多个存储单元中处于编程状态的存储单元的电荷存储层中存储的电子可以通过沟道的高电位电平和字线WL的低电位电平而解俘获。因此，处于编程状态的存储单元可以转换到擦除状态。
在执行擦除操作的时段(以下称为擦除操作时段)中，控制逻辑300可以控制外围电路200以从最接近第一选择线SSL和第二选择线DSL的字线到最远离第一选择线SSL和第二选择线DSL的字线，至少逐一地依次选择选定存储块中包括的多条字线，并且将第一擦除允许电压施加到选定字线。此外，在擦除操作时段中，控制逻辑300可以控制外围电路200以将第二擦除允许电压施加到选定存储块中包括的多条字线中除了被选择为施加第一擦除允许电压的字线之外的其余字线。
此时，第一擦除允许电压可以具有比第二擦除允许电压低的电位电平。例如，当第二擦除允许电压具有接地电压电平VSS时，第一擦除允许电压可以具有低于接地电压电平VSS的负电平。例如，第一擦除允许电压可以具有-2V的电平。
更具体地，在S10中，存储装置150可以从控制器130接收擦除命令。此时，根据主机102的请求，控制器130可以产生擦除命令并且将产生的擦除命令传输到存储装置150。此外，根据内部操作(例如，诸如垃圾收集的后台操作)，控制器130可以产生擦除命令并且将产生的擦除命令传输到存储装置150。
在擦除操作时段S20中，存储装置150可以响应于擦除命令而执行擦除操作。
如上所述，存储装置150中包括的控制逻辑300可以响应于从控制器130传输的擦除命令而控制外围电路200的操作，以执行擦除操作。
例如，控制逻辑300可以响应于擦除命令而控制外围电路200在多个存储块152中选择存储块并且执行擦除操作。
此外，在擦除操作时段S20中，在S21中控制逻辑300可以控制外围电路200中包括的源极线驱动器270将擦除电压施加到从多个存储块152中选择的存储块的源极线。此时，在控制逻辑300的控制下，外围电路200中包括的电压发生电路210可以产生擦除电压，并且在擦除操作时段中将产生的擦除电压提供给源极线驱动器270。
此外，在擦除操作时段S20中，在S22和S23中控制逻辑300可以控制外围电路200中包括的源极线驱动器270以从选定存储块中包括的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中选择一条或更多条字线，并且将第一擦除允许电压施加到选定的一条或更多条字线。
此外，在擦除操作时段S20中，在S22和S24中控制逻辑300可以控制外围电路200中包括的源极线驱动器270以将第二擦除允许电压施加到选定存储块中包括的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中除了选定字线之外的其余字线。
此外，在擦除操作时段S20中，控制逻辑300可以控制外围电路200中包括的源极线驱动器270来使选定存储块的本地线中的第一选择线SSL和第二选择线DSL浮置。此外，在擦除操作时段S20中，控制逻辑300可以控制外围电路200中包括的页缓冲器组230来使选定存储块的位线浮置。
此外，在擦除操作时段S20中，在S25中控制逻辑300可以检查选定存储块中包括的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中的每一条是否已经作为选定字线被选择过一次并且已经接收到第一擦除允许电压。当检查结果指示字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中的每一条已经被选择过一次时(S25中为“是”)，在S26中控制逻辑300可以控制外围电路200中包括的源极线驱动器270将第二擦除允许电压施加到全体字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>，直到执行了预定时间的擦除操作时段S20结束。当检查结果指示在多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中存在未选字线时(S25中为“否”)，在S22和S23中控制逻辑300可以选择未选字线并且将第一擦除允许电压施加到选定字线。
图8A至图8C示出了根据本发明的实施方式的存储装置150的外围电路200如何在擦除操作时段S20中选择多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>，以及外围电路200向选定字线施加哪个擦除允许电压。
首先，图8A至图8C可以基于多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>，包括如图3至图5所示的源极侧虚设字线SPWL1和SPWL2、中心虚设字线CPWL1和CPWL2以及漏极侧虚设字线DPWL1和DPWL2。包括虚设字线的配置仅是实施方式，并且根据设计者的选择可以设置一些虚设字线或者不设置虚设字线。
图8A的操作(A)示出了紧接在擦除操作时段S20开始之后的状态。也就是说，外围电路200可以将擦除电压施加到选定存储块的源极线SL，并且使第一选择线SSL和第二选择线DSL浮置。外围电路200可以从选定存储块中包括的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中选择最接近相应的第一选择线SSL和第二选择线DSL的字线作为选定字线(即第二源极侧虚设字线SPWL2和第一漏极侧虚设字线DPWL1)，并且将第一擦除允许电压施加到选定字线。此外，外围电路200可以将第二擦除允许电压施加到选定存储块中包括的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中除了选定字线(即第二源极侧虚设字线SPWL2和第一漏极侧虚设字线DPWL1)之外的其余字线SPWL<1>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<2>。
图8A的操作(B)示出了图8A的操作(A)之后的擦除操作时段S20的状态。也就是说，外围电路200可以连续地将擦除电压施加到选定存储块的源极线SL，并且使第一选择线SSL和第二选择线DSL浮置。此外，外围电路200可以从选定存储块中包括的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中选择第二接近相应的第一选择线SSL和第二选择线DSL的字线作为选定字线(即第一源极侧虚设字线SPWL1和第二漏极侧虚设字线DPWL2)，并且将第一擦除允许电压施加到选定字线。此外，外围电路200可以将第二擦除允许电压施加到选定存储块中包括的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中除了选定字线(即第一源极侧虚设字线SPWL1和第二漏极侧虚设字线DPWL2)之外的其余字线SPWL<2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1>。
图8B的操作(A)示出了在图8A的操作(B)之后的擦除操作时段S20的状态。也就是说，外围电路200可以连续地将擦除电压施加到选定存储块的源极线SL，并且使第一选择线SSL和第二选择线DSL浮置。此外，外围电路200可以从多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中选择第三接近相应的第一选择线SSL和第二选择线DSL的字线作为选定字线(即第一正常字线WL1和第2J正常字线WL2J)，并且将第一擦除允许电压施加到选定字线。此外，外围电路200可以将第二擦除允许电压施加到选定存储块中包括的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中除了选定字线(即第一正常字线WL1和第2J正常字线WL2J)之外的其余字线SPWL<1:2>、WL<2:J>、CPWL<1:2>、WL<J+1:2J-1>和DPWL<1:2>。
图8B的操作(B)示出了这样的状态，其中在图8B的操作(A)之后，随着擦除操作时段S20已经继续进行，在多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中选择两条字线作为选定字线的操作已经重复(J+3)次。也就是说，外围电路200可以连续地将擦除电压施加到选定存储块的源极线SL，并且使第一选择线SSL和第二选择线DSL浮置。此外，外围电路200可以选择多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中位于中心的两条字线作为选定字线(即第一中心虚设字线CPWL1和第二中心虚设字线CPWL2)，并且将第一擦除允许电压施加到选定字线。此外，外围电路200可以将第二擦除允许电压施加到选定存储块中包括的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中除了选定字线(即第一中心虚设字线CPWL1和第二中心虚设字线CPWL2)之外的其余字线SPWL<1:2>、WL<1:J>、WL<J+1:2J>和DPWL<1:2>。
图8B的操作(B)之后的状态可以对应于擦除操作时段S20尚未结束的状态，并且字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中的每一条已经作为选定字线被选择过一次而且已经接收到第一擦除允许电压(S25的示例)。因此，如图8C所示，外围电路200可以将第二擦除允许电压施加到选定存储块中包括的全体字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>，直到擦除操作时段S20在图8B的操作(B)之后结束。也就是说，外围电路200可以不再施加第一擦除允许电压。
如上所述，在擦除操作时段S20中，外围电路200可以从最接近第一选择线SSL和第二选择线DSL的字线SPWL<2>和DPWL<1>到最远离第一选择线SSL和第二选择线DSL的字线CPWL<1:2>，至少逐一地依次选择选定存储块中包括的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>作为选定字线。例如，如图8A至图8C所示，外围电路200可以一次选择两条字线作为选定字线，并且将第一擦除允许电压施加到选定字线。
此外，在擦除操作时段S20中，外围电路200可以将第二擦除允许电压施加到选定存储块中包括的多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中除了被选择为施加第一擦除允许电压的字线之外的其余字线。此时，第二擦除允许电压可以设置为接地电压电平VSS，并且第一擦除允许电压可以设置为低于接地电压电平VSS的负电平。因此，外围电路200的擦除操作从最接近第一选择线SSL和第二选择线DSL并且位于单元串的两端的字线SPWL<2>和DPWL<1>到最远离第一选择线SSL和第二选择线DSL并且位于单元串中间的字线CPWL<1:2>，至少逐一地依次选择多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>将第一擦除允许电压施加到选定字线，并且将第二擦除允许电压施加到其余字线，这可以显著提高空穴迁移率，从而可以在编程状态下更快地解俘获存储单元的电荷存储层中存储的电子。
在执行了预定时间的擦除操作时段S20结束之后，存储装置150可以在S30中执行擦除验证操作，以检查选定存储块的擦除操作是否已经正常完成。例如，存储装置150可以检查选定存储块中包括的存储单元的阈值电压是否等于或低于目标擦除阈值电压。
当擦除验证操作S30的结果S40指示所有存储单元或第一数量以上的存储单元的阈值电压等于或低于目标擦除阈值电压时，存储装置150可以确定擦除操作通过，并且当第二数量以上的存储单元的阈值电压高于目标擦除阈值电压时，存储装置150可以确定擦除操作失败。也就是说，当擦除验证操作S30的结果S40指示擦除操作通过(S40中成功)时，存储装置150可以结束擦除操作。当擦除验证操作S30的结果S40指示擦除操作失败时，存储装置150可在S50中升高擦除电压的电位电平，然后使用电位电平升高的擦除电压再次执行擦除操作S20。
例如，存储装置150中包括的控制逻辑300可以控制外围电路200在执行预定时间的擦除操作S20之后执行擦除验证操作S30。此外，当擦除验证操作S30的结果S40指示擦除操作失败时，在S50中控制逻辑300可以通过根据增量阶跃脉冲擦除(ISPE)方法升高擦除电压的电位电平来设置擦除电压，并且控制外围电路200通过施加设置的擦除电压再次执行擦除操作S20。
图7是描述由根据本发明的实施方式的存储装置执行的擦除操作的另一示例的流程图。
参照图1至图5和图7，由根据本发明的实施方式的存储装置150执行的擦除操作的另一示例将描述如下。
如参照图2所述，存储装置150可以包括存储单元阵列151、外围电路200和控制逻辑300。
存储单元阵列151可以包括多个存储块152，其各自包括多个存储单元和布置在第一选择线SSL与第二选择线DSL之间的多条字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>。已经参照图3至图5描述了多个存储块152的具体实施方式。
外围电路200可以通过将擦除电压施加到从多个存储块152中选择的存储块的源极线或漏极线来执行擦除操作。
在擦除操作时段中，控制逻辑300可以控制外围电路200从最接近第一选择线SSL和第二选择线DSL的字线到最远离第一选择线SSL和第二选择线DSL的字线，至少逐一地依次选择选定存储块中包括的多条字线，并且将第一擦除允许电压施加到选定字线。此外，在擦除操作时段中，控制逻辑300可以控制外围电路200将第二擦除允许电压施加到选定存储块中包括的多条字线中除了被选择为施加第一擦除允许电压的字线之外的其余字线。
此时，第一擦除允许电压可以具有比第二擦除允许电压低的电位电平。例如，当第二擦除允许电压具有接地电压电平VSS时，第一擦除允许电压可以具有低于接地电压电平VSS的负电平。例如，第一擦除允许电压可以具有-2V的电平。
更具体地，在L10中，存储装置150可以从控制器130接收擦除命令。此时，根据主机102的请求，控制器130可以产生擦除命令并且将产生的擦除命令传输到存储装置150。此外，根据内部操作(例如，诸如垃圾收集的后台操作)，控制器130可以产生擦除命令并且将产生的擦除命令传输到存储装置150。
在擦除操作时段L20中，存储装置150可以响应于擦除命令而执行擦除操作。
如上所述，存储装置150中包括的控制逻辑300可以响应于从控制器130传输的擦除命令而控制外围电路200的操作，以执行擦除操作。
例如，控制逻辑300可以响应于擦除命令而控制外围电路200在多个存储块152中选择存储块并且执行擦除操作。
此外，在擦除操作时段L20中，在L21中控制逻辑300可以控制外围电路200中包括的源极线驱动器270将擦除电压施加到从多个存储块152中选择的存储块的源极线。此时，在控制逻辑300的控制下，外围电路200中包括的电压发生电路210可以产生擦除电压，并且在擦除操作时段中将产生的擦除电压提供给源极线驱动器270。
此外，在擦除操作时段L20中，在L22和L23中，控制逻辑300可以控制包括在外围电路200中的源极线驱动器270从选定存储块中包括的多条字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中选择一条或更多条字线，并且将第一擦除允许电压施加到选定字线。
此外，在擦除操作时段L20中，在步骤L22和L24中，控制逻辑300可以控制外围电路200中包括的源极线驱动器270将第二擦除允许电压施加到选定存储块中包括的多条字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中除了选定字线之外的其余字线。
此外，在擦除操作时段L20中，控制逻辑300可以控制外围电路200中包括的源极线驱动器270来使选定存储块的本地线中的第一选择线SSL和第二选择线DSL浮置。此外，在擦除操作时段L20中，控制逻辑300可以控制外围电路200中包括的页缓冲器组230来使选定存储块的位线浮置。
此外，在擦除操作时段L20中，在L25中控制逻辑300可以检查选定存储块中包括的多条字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中的每一条是否已经作为选定字线被选择过一次并且已经接收到第一擦除允许电压。当检查结果指示字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中的每一条已经被选择过一次时(L25中为“是”)，在L26中控制逻辑300可以重置用于区分字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中的选定字线和未选字线的信息。因此，当字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中的每一条已经被选择过一次时(L25中为“是”)，控制逻辑300可以将字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中的每一条重置为这样的状态，即字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中的每一条从未被选择。然后，控制逻辑300可以重复以下的操作L22、L23、L24和L25：依次选择字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>，将第一擦除允许电压施加到选定字线，并且将第二擦除允许电压施加到其余字线，直到执行了预定时间的擦除操作时段L20结束。当检查结果指示在多条字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中存在未选字线时(L25中为“否”)，在L22和L23中控制逻辑300可以选择未选字线并且将第一擦除允许电压施加到选定字线。
图8A和图8B示出了根据本实施方式的存储装置150的外围电路200如何在擦除操作时段L20中选择多条字线SPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>，以及外围电路200将哪个擦除允许电压施加到选定字线。此时，由于图8A和图8B的擦除操作的描述在参照图6的擦除操作的示例的描述中详细公开，因此本文将省略其描述。在参照图6描述的擦除操作的示例中，在图8B的操作(B)之后，外围电路200可以如图8C所示进行操作。然而，在参照图7描述的擦除操作的另一示例中，外围电路200可以在图8B的操作(B)之后再次执行图8A的操作(A)。也就是说，在参照图7描述的擦除操作的另一示例中，外围电路200可以重复图8A的操作(A)和(B)以及图8B的操作(A)和(B)，直到擦除操作时段L20结束。
存储装置150可以在执行了预定时间的擦除操作时段L20结束后执行擦除验证操作L30，并且检查选定存储块的擦除操作是否已经正常完成。例如，存储装置150可以检查选定存储块中包括的存储单元的阈值电压是否等于或低于目标擦除阈值电压。
当擦除验证操作L30的结果L40指示所有存储单元或第一数量以上的存储单元的阈值电压等于或低于目标擦除阈值电压时，存储装置150可以确定擦除操作通过，并且当第二数量以上的存储单元的阈值电压高于目标擦除阈值电压时，存储装置150可以确定擦除操作失败。也就是说，当擦除验证操作L30的结果L40指示擦除操作通过(L40中为成功)时，存储装置150可以结束擦除操作。当擦除验证操作L30的结果L40指示擦除操作失败时，存储装置150可以在L50中升高擦除电压的电位电平，然后使用电位电平升高的擦除电压再次执行擦除操作L20。
例如，存储装置150中包括的控制逻辑300可以控制外围电路200在执行预定时间的擦除操作L20之后执行擦除验证操作L30。此外，当擦除验证操作L30的结果L40指示擦除操作失败时，在L50中控制逻辑300可以通过根据增量阶跃脉冲擦除(ISPE)方法升高擦除电压的电位电平来设置擦除电压，并且控制外围电路200通过施加设置的擦除电压再次执行擦除操作L20。
如上所述，在擦除操作时段L20中，外围电路200可以从最接近第一选择线SSL和第二选择线DSL的字线LPWL<2>和DPWL<1>到最远离第一选择线SSL和第二选择线DSL的字线CPWL<1:2>，至少逐一地依次选择选定存储块中包括的多条字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>作为选定字线。例如，如图8A和图8B所示，外围电路200可以一次性选择两条字线作为选定字线，并且将第一擦除允许电压施加到选定字线。
此外，在擦除操作时段L20中，外围电路200可以将第二擦除允许电压施加到选定存储块中包括的多条字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>中除了被选择为施加第一擦除允许电压的字线之外的其余字线。此时，第二擦除允许电压可以设置为接地电压电平VSS，并且第一擦除允许电压可以设置为低于接地电压电平VSS的负电平。因此，外围电路200的擦除操作从最接近第一选择线SSL和第二选择线DSL并且位于单元串的两端的字线LPWL<2>和DPWL<1>到最远离第一选择线SSL和第二选择线DSL并且位于单元串中间的字线CPWL<1:2>，至少逐一地依次选择多条字线LPWL<1:2>、WL<1:J>、CPWL<1:2>、WL<J+1:2J>和DPWL<1:2>，将第一擦除允许电压施加到选定字线，并且将第二擦除允许电压施加到其余字线，这可以显著提高空穴迁移率，从而可以在编程状态下更快地解俘获存储单元的电荷存储层中存储的电子。
尽管出于例示的目的已经描述了各种实施方式，但对于本领域技术人员来说显而易见的是，在不脱离如以下权利要求所限定的本发明的精神和范围的情况下可以进行各种更改和变型。此外，可以组合实施方式以形成附加实施方式。
相关申请的交叉引用
本申请要求2021年3月8日提交的韩国专利申请No.10-2021-0030290的优先权，其全部内容通过引用结合于此。

Claims (18)

1.一种存储装置，所述存储装置包括：
存储单元阵列，所述存储单元阵列包括多个存储块，所述多个存储块各自包括多个存储单元和布置在第一选择线与第二选择线之间的多条字线；
外围电路，所述外围电路通过将擦除电压施加到从所述多个存储块中选择的存储块的源极线或漏极线来执行擦除操作；以及
控制逻辑，所述控制逻辑在执行所述擦除操作的时段中控制所述外围电路以执行以下操作：
从最接近所述第一选择线和所述第二选择线的字线到最远离所述第一选择线和所述第二选择线的字线，至少逐一地依次选择选定存储块中包括的所述多条字线，
将第一擦除允许电压施加到选定字线，以及
将第二擦除允许电压施加到除了所述选定字线之外的其余字线，
其中，所述第一擦除允许电压具有比所述第二擦除允许电压低的电位电平。
2.根据权利要求1所述的存储装置，其中，所述控制逻辑还控制所述外围电路在所述依次选择的操作并且将所述第一擦除允许电压施加到全部字线之后将所述第二擦除允许电压施加到全部字线，直到预定时间的时段结束。
3.根据权利要求1所述的存储装置，其中，所述控制逻辑还控制所述外围电路重复所述依次选择的操作、施加所述第一擦除允许电压的操作和施加所述第二擦除允许电压的操作，直到预定时间的时段结束。
4.根据权利要求1所述的存储装置，其中，所述第二擦除允许电压具有接地电压电平，并且所述第一擦除允许电压具有比所述接地电压电平低的负电平。
5.根据权利要求1所述的存储装置，其中，所述多条字线包括最接近所述第一选择线的第一虚设字线、最接近所述第二选择线的第二虚设字线以及最远离所述第一选择线和所述第二选择线的第三虚设字线。
6.根据权利要求1所述的存储装置，其中，所述外围电路包括：
源极线驱动器，所述源极线驱动器向所述源极线施加所述擦除电压；
页缓冲器组，所述页缓冲器组联接到所述多个存储块中的每一个存储块的位线，并且控制选定存储块的位线在所述时段中浮置；以及
行解码器，所述行解码器联接到所述多个存储块的本地线，并且在所述时段中使选定存储块的所述本地线中的所述第一选择线和所述第二选择线浮置，将所述第一擦除允许电压施加到所述选定字线，并将所述第二擦除允许电压施加到其余字线。
7.根据权利要求1所述的存储装置，
其中，所述控制逻辑还控制所述外围电路在执行预定时间的所述时段之后执行擦除验证操作，
其中，当所述擦除验证操作的结果指示所述擦除操作失败时，所述控制逻辑还控制所述外围电路根据增量阶跃脉冲擦除方法升高所述擦除电压的电位电平，并且还控制所述外围电路以升高的擦除电压再次执行所述擦除操作。
8.一种存储装置，所述存储装置包括：
存储单元阵列，所述存储单元阵列包括多个存储块，所述多个存储块各自包括多个存储单元和布置在第一选择线与第二选择线之间的多条字线；以及
外围电路，所述外围电路通过将擦除电压施加到从所述多个存储块中选择的存储块的源极线或漏极线来执行擦除操作，
其中，在执行所述擦除操作的时段中，所述外围电路还执行以下操作：
从最接近所述第一选择线和所述第二选择线的字线到最远离所述第一选择线和所述第二选择线的字线，至少逐一地依次选择选定存储块中包括的所述多条字线，
将第一擦除允许电压施加到选定字线，以及
将第二擦除允许电压施加到除了所述选定字线之外的其余字线，
其中，所述第一擦除允许电压具有比所述第二擦除允许电压低的电位电平。
9.根据权利要求8所述的存储装置，其中，所述外围电路还在所述依次选择的操作并且将所述第一擦除允许电压施加到全部字线之后将所述第二擦除允许电压施加到全部字线，直到预定时间的时段结束。
10.根据权利要求8所述的存储装置，其中，所述外围电路还重复所述依次选择的操作、施加所述第一擦除允许电压的操作和施加所述第二擦除允许电压的操作，直到预定时间的时段结束。
11.根据权利要求8所述的存储装置，其中，所述第二擦除允许电压具有接地电压电平，并且所述第一擦除允许电压具有低于所述接地电压电平的负电平。
12.根据权利要求8所述的存储装置，其中，所述多条字线包括最接近所述第一选择线的第一虚设字线、最接近所述第二选择线的第二虚设字线以及最远离所述第一选择线和所述第二选择线的第三虚设字线。
13.根据权利要求8所述的存储装置，其中，所述外围电路包括：
源极线驱动器，所述源极线驱动器向所述源极线施加所述擦除电压；
页缓冲器组，所述页缓冲器组联接到所述多个存储块中的每一个存储块的位线，并且控制选定存储块的位线在所述时段中浮置；以及
行解码器，所述行解码器联接到所述多个存储块的本地线，并且在所述时段中使选定存储块的所述本地线之中的所述第一选择线和所述第二选择线浮置，将所述第一擦除允许电压施加到选定字线，并将所述第二擦除允许电压施加到其余字线。
14.一种存储装置的操作方法，所述存储装置包括：存储单元阵列，所述存储单元阵列包括多个存储块，所述多个存储块各自具有多个存储单元和布置在第一选择线与第二选择线之间的多条字线，所述操作方法包括擦除步骤，所述擦除步骤通过将擦除电压施加到从所述多个存储块中选择的存储块的源极线或漏极线来执行擦除操作，使得选定存储块中包括的所述多个存储单元具有等于或小于目标擦除电压的阈值电压，
其中，所述擦除步骤包括以下步骤：
从最接近所述第一选择线和所述第二选择线的字线到最远离所述第一选择线和所述第二选择线的字线，至少逐一地依次选择选定存储块中包括的所述多条字线，
将第一擦除允许电压施加到选定字线，以及
将第二擦除允许电压施加到除了所述选定字线之外的其余字线，并且
其中，所述第一擦除允许电压具有比所述第二擦除允许电压低的电位电平。
15.根据权利要求14所述的操作方法，所述操作方法还包括在所述依次选择的步骤并且将所述第一擦除允许电压施加到全部字线之后将所述第二擦除允许电压施加到全部字线，直到执行了预定时间的所述擦除步骤结束。
16.根据权利要求14所述的操作方法，所述操作方法还包括重复所述依次选择的步骤、施加所述第一擦除允许电压的步骤和施加所述第二擦除允许电压的步骤，直到执行了预定时间的所述擦除步骤结束。
17.根据权利要求14所述的操作方法，其中，所述第二擦除允许电压具有接地电压电平，并且所述第一擦除允许电压具有低于所述接地电压电平的负电平。
18.根据权利要求14所述的操作方法，其中，所述多条字线包括最接近所述第一选择线的第一虚设字线、最接近所述第二选择线的第二虚设字线以及最远离所述第一选择线和所述第二选择线的第三虚设字线。
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* Cited by examiner, † Cited by third party
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KR100454117B1 (ko) 2001-10-22 2004-10-26 삼성전자주식회사 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리소자의구동방법
KR20100010692A (ko) 2008-07-23 2010-02-02 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그의 소거방법
US8908444B2 (en) * 2012-08-13 2014-12-09 Sandisk Technologies Inc. Erase for 3D non-volatile memory with sequential selection of word lines
KR102057283B1 (ko) * 2015-11-03 2019-12-18 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
KR102005849B1 (ko) * 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법

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