CN115020498A - 肖特基势垒二极管及其制造方法 - Google Patents

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Abstract

一种肖特基势垒二极管，包括：n+型衬底；n‑型外延层，设置在n+型衬底的第一表面上并具有在面对n+型衬底的表面的相对侧开口的沟槽；p型区域，设置在沟槽的侧面上；肖特基电极，设置在n‑型外延层上并位于沟槽内；以及欧姆电极，设置在n+型衬底的第二表面上。

Description

肖特基势垒二极管及其制造方法
相关申请的交叉引用
本申请要求于2021年3月4日向韩国知识产权局提交的韩国专利申请第10-2021-0028699号的优先权和权益，其全部内容通过引用而合并于此。
技术领域
本发明涉及一种肖特基势垒二极管(Schottky barrier diode)及其制造方法。
背景技术
功率半导体元件(设备)需要低导通电阻或低饱和电压以减少传导中的功率损耗，同时允许很大的电流流过。另外，基本上需要能够承受在截止状态或关断时施加到功率半导体元件两端的反向高电压的特性，即高击穿电压特性。
根据电力系统所需的额定电压，来确定用于制造功率半导体元件的原材料的外延层区或漂移区的浓度和厚度。根据泊松方程(Poisson equation)，当需要高击穿电压时，需要具有低浓度和厚厚度的漂移区，但这会增加导通电阻并降低正向电流密度。功率半导体元件的结构设计应尽可能克服这种折衷关系。
近来，随着应用装置的尺寸和容量增加的趋势，出现了对具有高击穿电压、高电流和高速开关特性的功率半导体元件的需求。与传统的硅(Si)元件相比，碳化硅(SiC)功率元件具有优异的特性，因此可以满足上述特性。
在本背景技术部分中公开的以上信息仅用于增加对本发明的背景的理解，因此其可以包含不构成本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的一种形式提供了一种肖特基势垒二极管，其可以减小由于沟槽的下端的电场集中而导致的漏电流，同时使导通电阻(on-state resistance)的减小和导通电阻的增大最小化。
本发明的另一形式提供了一种肖特基势垒二极管的制造方法，该肖特基势垒二极管可以在不需要单独的掩模版(reticle)的情况下减小导通电阻和漏电流。
本发明的另一形式提供了一种肖特基势垒二极管，包括：n+型衬底；n-型外延层，设置在n+型衬底的第一表面上并具有在面对n+型衬底的表面的相反侧开口的沟槽；p型区域，设置在沟槽的侧表面上；肖特基电极，设置在n-型外延层上并且位于沟槽内；以及欧姆电极，设置在n+型衬底的第二表面上。
p型区域可以从沟槽的侧表面延伸至沟槽的底表面，以围绕侧表面和底表面相交的拐角。
一个沟槽的底表面中的p型区域之间的第一距离可以小于或等于设置在彼此相邻的沟槽的侧表面上的p型区域之间的第二距离。
与设置在彼此相邻的沟槽的侧表面上的p型区域之间的距离相比，一个沟槽的底表面中的p型区域之间的距离可以为100长度％以下。
本发明的另一形式提供了一种肖特基势垒二极管的制造方法，包括：在n+型衬底的第一表面上形成n-型外延层；蚀刻n-型外延层以形成沟槽；在沟槽的侧表面上形成p型区域；在n-型外延层上和沟槽内形成肖特基电极；以及在n+型衬底的第二表面上形成欧姆电极。
可以通过倾斜离子注入方法来形成p型区域。
形成p型区域的步骤可以包括：在沟槽的侧表面和底表面相交的拐角处形成p型区域。
本发明的一种形式的肖特基势垒二极管能够减少由于沟槽下端电场浓度而产生的漏电流，同时使导通电阻的减小和导通电阻的增加最小化。
在本发明的另一形式中的肖特基势垒二极管的制造方法能够在不需要单独的掩模版的情况下减小导通电阻和漏电流。
附图说明
图1示出本发明的一种形式的肖特基势垒二极管的截面图。
图2示出常规结势垒肖特基(junction barrier Schottky，JBS)二极管的截面图。
图3至图8依次示出本发明的一种形式的肖特基势垒二极管的制造方法的各个步骤。
图9和图10分别示出在比较例和实施例中制造的肖特基势垒二极管在相同电压施加状态下的导通状态电子电流密度的模拟结果。
图11示出分别在比较例和实施例中制造的肖特基势垒二极管的电特性的模拟结果的曲线图。
图12至图14示出根据在实施例中制造的肖特基势垒二极管的p型区域的距离比的变化的电特性的模拟结果的曲线图。
附图标记
10：肖特基势垒二极管
100：n+型衬底
200：n-型外延层
210：沟槽
300：p型区域
400：掩模
500：肖特基电极
510、520：多层肖特基电极
600：欧姆电极
610、620：多层欧姆电极
具体实施方式
通过参考以下对优选形式的详细描述和附图，可以更容易地理解本发明的优点和特征以及实现本发明的方法。然而，本发明可以以许多不同的形式来实现，并且不应被解释为限于本发明的某些形式。除非另有定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本领域普通技术人员通常理解的相同的含义。此外，应该进一步理解，诸如在通常使用的字典中定义的那些术语应被解释为具有与相关领域和本发明的上下文中的含义相同的含义，并且不应被解释为具有理想或过于正式的含义，除非在本申请中明确定义。在整个说明书中，除非有相反的明确描述，否则词语“包括”和诸如“包括”或“包含”的变型应被理解为暗示包括所述元件，但不排除任何其他元件。
此外，如本文所使用的，单数形式“一个”、“一种”和“该”旨在也包括复数形式，除非上下文另外明确指明。
在附图中，为了清楚起见，放大了层、膜、面板、区域、区等的厚度。在整个说明书中，相同的附图标记表示相同的元件。
将理解的是，当诸如层、膜、区域、区或衬底的元件被称为在另一元件“上”时，其可以直接在另一元件上，或者也可以存在中间元件。相反，当一元件被称为“直接在”另一元件“上”时，则不存在中间元件。
图1示出本发明的一些形式中的肖特基势垒二极管的截面图。
参照图1，肖特基势垒二极管10包括n+型衬底100、n-型外延层200、p型区域300、肖特基电极500和欧姆电极600。
在肖特基势垒二极管10中，通过在肖特基电极500与欧姆电极600之间施加正向电压(肖特基电极500侧的正电位)，降低了从n-型外延层200到肖特基电极500与n-型外延层200之间的界面处的能量势垒(energy barrier)，并且电流从肖特基电极500流向欧姆电极600。同时，当在肖特基电极500和欧姆电极600之间施加反向电压(肖特基电极500侧的负电位)时，由于肖特基势垒，电流不流动。
具体而言，n+型衬底100可以是n+型碳化硅(SiC)衬底。
n-型外延层200设置在n+型衬底100的第一表面上。n-型外延层200可以包括n-型碳化硅(SiC)。n-型外延层200可以是例如在n+型衬底100(其为n+型碳化硅衬底)上外延生长的外延层。
可选地，n型外延层可以另外设置在n-型外延层200上。n型外延层的掺杂浓度可以高于n-型外延层200的掺杂浓度。
n-型外延层200具有沟槽210，该沟槽开口至与面对n+型衬底100的表面相对的表面。当肖特基势垒二极管10在n-型外延层200上另外包括n型外延层时，沟槽210可以设置在n型外延层上，或者可以穿透n型外延层并设置在n-型外延层200上。
p型区域300设置在沟槽210的侧面上。可以通过沟槽210的侧面将离子注入到n-型外延层200中来形成p型区域300。
即，肖特基势垒二极管10具有结势垒肖特基(JBS)型的结构，该结构通过离子注入工艺在肖特基结的下端形成p型区域300来改善漏电流减小特性。因此，当施加反向电压时，通过扩散的pn二极管的耗尽层的重叠来阻止漏电流，并提高击穿电压。
同时，图2示出了传统的结势垒肖特基(JBS)二极管的截面图，参照图2，传统的结势垒肖特基(JBS)二极管具有如下结构，其中在肖特基电极500所结合到的n-型外延层200中，以预定间隔形成p型区域300。然而，由于p型区域300存在于肖特基结处，所以肖特基电极500与n-型外延层200之间的接触面积(作为正向电流路径)变窄，这使得在电连接时，电流可以流过的区域变窄，使得电阻增加。因此，存在二极管的导通电阻增加的问题。
同时，在本发明的一些形式的肖特基势垒二极管10中，p型区域300设置在沟槽210的侧表面上，从而n-型外延层200与肖特基电极500通过沟槽210的底面以及沟槽210之间的区域结合。因此，即使在包括p型区域300的情况下，肖特基电极500和n-型外延层200的接触面积也增加，因此，电子电流的移动宽度增加，从而可以减小肖特基势垒二极管10的导通电阻。
另外，p型区域300可以从沟槽210的侧面延伸到沟槽210的底面，以围绕沟槽210的侧面和底面相交的拐角。即，p型区域300可以整体地设置在沟槽210的侧面上，并且可以另外地设置在沟槽210的底面的拐角部。然而，p型区域300未设置在沟槽210的大部分底面上。这是因为当p型区域300不布置在沟槽210的底面上时，肖特基电极500与n-型外延层200之间的接触面积可以更宽。
根据该结构，肖特基电极500和n-型外延层200不通过可集中电场的沟槽210的下端边缘接触，如现有的JBS结构中那样，由于当元件关断时耗尽层的重叠，n-型外延层200的与沟槽210的底面相邻的区域可以获得减小漏电流的效果。
另外，在一个沟槽210的底面中的p型区域300之间的距离L2可以小于或等于设置在彼此相邻的沟槽210的侧面上的p型区域300之间的距离L1。
即，在一个沟槽210的底面中的p型区域300之间的距离L2表示肖特基电极500和n-型外延层200通过沟槽210的底面彼此接触的区域，而设置在彼此相邻的沟槽210的侧面上的p型区域300之间的距离L1表示肖特基电极500和n-型外延层200通过沟槽210的上部区域(即，相邻沟槽210之间的区域)彼此接触的区域。
作为实施例，相比于设置在彼此相邻的沟槽的侧面上的p型区域之间的距离L1，一个沟槽的底面中的p型区域之间的距离L2可以为100长度％以下，或者可以是90长度％以下、80长度％以下、70长度％以下、60长度％以下、50长度％以下，或者可以是10长度％以上、20长度％以上、30长度％以上、或40长度％以上，或者可以是10长度％至100长度％、20长度％至90长度％、30长度％至80长度％、或40长度％至70长度％。
这里，“长度％”可以通过计算L2/L1×100来得出。
随着在一个沟槽210的底面中的p型区域300之间的距离L2的比率增加，诸如电流密度和导通电阻的导通状态特性得到改善，同时，诸如漏电流密度和击穿电压之类的截止状态特性劣化，因此，品质因数(＝击穿电压2/导通电阻)增加。
另外，基于一个沟槽210的底面中的p型区域300之间的距离L2与设置在相邻沟槽210的侧面上的p型区域300之间的距离L1的长度比相同的位置，随着一个沟槽210的底面中的p型区域300之间的距离L2的长度比增加，击穿电压不降低，但是漏电流密度增加，并且电流密度的增加和导通电阻的降低变得缓慢，且品质因数的增长变得缓慢。也就是说，随着一个沟槽210的底面中的p型区域300之间的距离L2的连续增加，通断特性的变化变慢，使得根据设计变化的电特性波动不明显。
肖特基电极500设置在n-型外延层200上以及沟槽210中，并且肖特基电极500与n-型外延层200接触。肖特基电极500可以包括Cr、Pt、Pd、Au、Ni、Ag、Cu、Al、Mo、In、Ti、多晶Si、其氧化物、其氮化物或其合金。另外，肖特基电极500可以包括多层电极510和520，其具有层叠有不同金属膜的结构，例如可以包括Pt/Au、Pt/Al、Pd/Au、Pd/Al或Pt/Ti/Au和Pd/Ti/Au。
由于肖特基电极500也设置在沟槽210内，因此肖特基电极500可包括在对应于沟槽210的位置处向与面对沟槽210的表面相对的表面开口的凹槽。
欧姆电极600设置在n+型衬底100的下方，并且与n+型衬底100欧姆接触。欧姆电极600可以包括Cr、Pt、Pd、Au、Ni、Ag、Cu、Al、Mo、In、Ti、多晶Si、其氧化物、其氮化物或其合金。另外，欧姆电极600可以包括多层电极610和620，多层电极610和620具有层叠有不同的金属膜的结构，例如，Ti/Au或Ti/Al。在这种情况下，为了可靠地使欧姆电极600和n+型衬底100欧姆接触，欧姆电极600的与n+型衬底100接触的层可以包括Ti。
图3至图8顺序地示出本发明的一些形式中的肖特基势垒二极管的制造方法的各个步骤。在图3至图8中，仅示出了主要过程，其顺序可以根据处理情况和条件而改变。
参照图3，制备n+型衬底100，并通过外延生长在n+型衬底100的第一表面上形成n-型外延层200(S1)。
或者，可以通过外延生长在n-型外延层200上形成n型外延层。这里，n型外延层可以通过将n离子注入到n-型外延层200中而不是通过外延生长来形成。
参照图4和图5，在n-型外延层200上形成掩模400(S2)之后，通过蚀刻n-型外延层200来形成多个沟槽210(S3)。
参照图6，通过使用倾斜离子注入方法在沟槽210的侧面上形成p型区域300。在这种情况下，可以通过将离子注入到沟槽210的侧面和底面相交的拐角处来形成p型区域300(S4)。
参照图7和图8，在去除掩模400(S5)之后，在n-型外延层200上和沟槽210中形成肖特基电极500(S6)。
最后，可以在n+型衬底100的第二表面上形成欧姆电极600以制造图1所示的肖特基势垒二极管10。
在下文中描述本发明的具体形式。然而，以下描述的实施例仅用于更具体地示出本发明的一些形式，因此，本发明的范围不受这些实施例的限制。
如图1所示，在肖特基势垒二极管中，在形成沟槽210之后，p型区域300形成为围绕沟槽210的侧面以及沟槽210的侧面与底面相交的拐角。
在比较例的肖特基势垒二极管中，如图2所示，在没有沟槽210的情况下在n-型外延层200中以预定间隔形成p型区域300。
图9和图10分别示出了在比较例和实施例中制造的肖特基势垒二极管在相同电压施加状态下的导通状态电子电流密度的模拟结果。
参照图9和图10，在该实施例中制造的肖特基势垒二极管的情况下，可以看出电子电流也在沟槽的下端的肖特基结表面上流动，因此，可以预测导通电阻减小而电流密度增大。作为参考，在图10中，区域“A”表示电子电流的移动宽度增加的区域。
表1和图11分别示出了在比较例和实施例中制造的肖特基势垒二极管的电特性的模拟结果。
(表1)
Figure BDA0003176825860000081
1)p型区域之间的距离比(L2/L1 X 100)：80％
2)品质因数＝击穿电压2/导通电阻
参照表1和图11，与比较例中制造的肖特基势垒二极管相比，实施例中制造的肖特基势垒二极管的导通电阻降低了22％，并且其电流密度增加了29％，因此，可以看出，实施例中制造的肖特基势垒二极管随着电流密度的增加，能够使流过相同电流的元件面积减少23％，包括击穿电压和导通电阻特性在内的元件的品质因数提高了11％。
图12至图14示出根据实施例中制造的肖特基势垒二极管的p型区域的距离比(L2/L1×100)的变化的电特性的模拟结果的曲线图。具体而言，图12示出接通状态模拟结果，图13示出了截止状态模拟结果，并且图14示出了品质因数的计算结果。
参照图12至图14，可以看出，随着一个沟槽的底部的p型区域之间的距离L2的比率增加，诸如电流密度和导通电阻的导通状态特性得以改善，而诸如漏电流密度和击穿电压的截止状态特性劣化，因此品质因数(＝击穿电压2/导通电阻)增加，
另外，可以看出，基于一个沟槽底部的p型区域之间的距离L2与相邻沟槽的侧面上的p型区域之间的距离L1的长度比相同的位置，随着在一个沟槽的底面中的p型区域之间的距离L2的长度比增加，击穿电压未降低，但漏电流密度会增加，并且电流密度的增加和导通电阻的降低会变慢，且品质因数的提高也会变慢。也就是说，可以看出，随着一个沟槽的底面中的p型区域之间的距离L2的连续增加，通断特性的变化变慢，从而根据设计变化的电特性波动不明显。
尽管已经结合当前被认为是实际的实施例形式描述了本发明，但是应当理解，本发明不限于所公开的实施例。相反，本发明旨在覆盖所附权利要求的精神和范围内包括的各种修改和等效布置。

Claims (7)

1.一种肖特基势垒二极管，包括：
n+型衬底；
n-型外延层，设置在所述n+型衬底的第一表面上，并具有在面对所述n+型衬底的表面的相对侧开口的沟槽；
p型区域，设置在所述沟槽的侧面上；
肖特基电极，设置在所述n-型外延层上并位于所述沟槽内；以及
欧姆电极，设置在所述n+型衬底的第二表面上。
2.如权利要求1所述的肖特基势垒二极管，其中，
所述p型区域从所述沟槽的侧面延伸至所述沟槽的底面，以围绕所述侧面和所述底面相交的拐角。
3.如权利要求1所述的肖特基势垒二极管，其中，
沟槽的底面中的p型区域之间的第一距离小于或等于设置在彼此相邻的沟槽的侧面上的p型区域之间的第二距离。
4.如权利要求3所述的肖特基势垒二极管，其中，
所述第一距离除以所述第二距离等于或小于1。
5.一种肖特基势垒二极管的制造方法，包括以下步骤：
在n+型衬底的第一表面上形成n-型外延层；
蚀刻所述n-型外延层以形成沟槽；
在所述沟槽的侧面上形成p型区域；
在所述n-型外延层上和所述沟槽内形成肖特基电极；以及
在所述n+型衬底的第二表面上形成欧姆电极。
6.如权利要求5所述的肖特基势垒二极管的制造方法，其中，
形成p型区域的步骤包括：
通过倾斜离子注入形成所述p型区域。
7.如权利要求5所述的肖特基势垒二极管的制造方法，其中，
形成p型区域的步骤包括：
在沟槽的侧面和底面相交的拐角处形成p型区域。
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