CN114977094A - 欠压保护电路及电子设备 - Google Patents

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CN114977094A CN202210586130.2A CN202210586130A CN114977094A CN 114977094 A CN114977094 A CN 114977094A CN 202210586130 A CN202210586130 A CN 202210586130A CN 114977094 A CN114977094 A CN 114977094A
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王立新
张洪凯
陈润泽
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Abstract

本申请公开了一种欠压保护电路及电子设备。该欠压保护电路包括依次连接的反馈控制模块、电压采样模块、迟滞电压温度漂移降低模块和波形整形模块；电压采样模块用于对电源电压进行采样，得到采样电压；反馈控制模块用于根据采样电压对电源电压进行迟滞；迟滞电压温度漂移降低模块用于对由电压采样模块输入的采样电压进行处理以降低迟滞电压的温度漂移，得到处理后电压；波形整形模块用于对处理后电压的输出波形进行整形后输出欠压保护信号。本申请的欠压保护电路，不需要引入外部基准电压和比较器，同时利用了带隙基准电压结构和高阶温度补偿实现高性能的欠压保护功能，能产生精准的阈值电压，具有较低的温度敏感性，对电源电压的检测准确度较高。

Description

欠压保护电路及电子设备
技术领域
本申请涉及电路技术领域，具体涉及一种欠压保护电路及电子设备。
背景技术
近几年来，集成电路在便携式消费电子产品、医疗器械设备、工业控制、汽车电子等领域的应用越来越广泛。集成电路都离不开电源供电，而电源电压过低将导致某些电路模块不能正常工作，如果电路长时间处于不正常工作状态可能会对芯片产生不可逆的损害。因此，芯片里面如果集成欠压保护模块，当电源电压低于某个预设的值时输出一个逻辑控制信号关断其他电路系统，可以降低芯片的失效几率，提高整个系统的稳定性。尤其是当外界温度发生变化时，外界温度对欠压保护电路的输出影响很大。
传统的UVLO电路通常需要一个产生基准电压的带隙基准模块和一个电压比较器，该电路利用电阻分压的方式获取电源采样电压，将采样电压和基准电压进行比较，从而检测电源电压的变化。传统的欠压保护电路依赖外接参考电压Vref，电路的独立性较差；同时，当电源电压过低时，比较器很可能由于参考电压异常而不能正常工作。传统的欠压保护电路如图1所示。VCC是需要检测的电源电压，通过电阻R1、R2、Rf的分压得到的采样电压V1与外部基准电压Vref作比较，以此来判断电路是否达到阈值电压。在电源电压VCC逐渐上升的过程中，当V1<Vref时，输出信号UVLO_OUT为高电平，M1导通，Rf短路；当V1＝Vref时，UVLO_OUT开始发生翻转；V1>Vref时，UVLO_OUT为低电平，M1关断，Rf断路。在VCC逐渐降低的过程中输出信号的变化与VCC上升时的变化相同。由M1的反馈控制Rf是否短路，实现了一定的迟滞效应，从而避免了VCC电压由于抖动引起的误触发，提高了系统的稳定性。传统的UVLO电路需要一个外部参考电压Vref和一个比较器，这增加了电源管理芯片的布局面积和成本。另外，晶体管参数在温度和寄生效应的影响下会使比较器的迟滞电压发生漂移，从而影响UVLO电路对电源电压的检测准确度。
发明内容
本申请的目的是提供一种欠压保护电路及电子设备。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。
根据本申请实施例的一个方面，提供一种欠压保护电路，包括依次连接的反馈控制模块、电压采样模块、迟滞电压温度漂移降低模块和波形整形模块；
所述电压采样模块，用于对电源电压进行采样，得到采样电压；
所述反馈控制模块，用于根据所述采样电压对所述电源电压进行迟滞；
所述迟滞电压温度漂移降低模块，用于对由所述电压采样模块输入的所述采样电压进行处理以降低迟滞电压的温度漂移效果，得到处理后电压；
所述波形整形模块，用于对所述处理后电压的输出波形进行整形后输出欠压保护信号。
在一些实施例中，所述迟滞电压温度漂移降低模块包括互相连接的一阶带隙基准模块和高阶温度补偿模块；
所述一阶带隙基准模块，用于实现初步降低迟滞电压的温度漂移效果，得到第一电压；
所述高阶温度补偿模块，用于实现进一步降低所述第一电压的温度漂移效果，得到所述处理后电压。
在一些实施例中，所述一阶带隙基准模块包括第三电阻、第四电阻、第一PMOS管、第二PMOS管、第一NPN型三极管和第二NPN型三极管，所述第四电阻的第一端接地，第二端连接第三电阻的第一端和第四NPN型三极管的发射极，所述第三电阻的第二端连接第二NPN型三极管的发射极，所述第二NPN型三极管和第一NPN型三极管的基极连接所述电压采样模块，所述第二NPN型三极管的集电极连接第一PMOS管的漏极、栅极和第二PMOS管的栅极，所述第一PMOS管和第二PMOS管的源极均连接所述电源电压，所述增强型PMOS管的漏极连接第一NPN型三极管的集电极。
在一些实施例中，所述高阶温度补偿模块包括第三三极管，所述第三三极管的第一引脚和第二引脚均连接所述一阶带隙基准模块，所述第三三极管的第一引脚与所述波形整形模块相连接。
在一些实施例中，所述第三三极管为NPN双极型晶体管，所述第三三极管的发射极和集电极均连接所述一阶带隙基准模块，所述第三三极管的发射极与所述波形整形模块相连接。
在一些实施例中，所述电压采样模块包括串联的第零电阻、第一电阻和第二电阻；所述第零电阻的第一端连接所述电源，所述第二电阻的第二端接地；所述第二电阻的第一端连接所述迟滞电压温度漂移降低模块；所述第零电阻的第一端和第二端分别连接所述反馈控制模块。
在一些实施例中，所述反馈控制模块包括晶体管，所述晶体管的第一引脚和第二引脚分别连接所述电压采样模块，所述晶体管的第三引脚连接所述电源。
在一些实施例中，所述晶体管为PMOS管，所述PMOS管的漏极和源极分别连接所述电压采样模块，所述PMOS管的基极连接所述电源。
在一些实施例中，所述波形整形模块包括第五电阻、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管和第二NMOS管，所述第四PMOS管、第五PMOS管和第六PMOS管的源极均连接所述电源，所述第四PMOS管的栅极连接所述迟滞电压温度漂移降低模块，所述第四PMOS管的漏极分别连接第五电阻的一端和第五PMOS管的栅极、第五NMOS管的栅极，所述第五电阻的另一端、第一NMOS管的源极和第二NMOS管的源极连接地，所述第五PMOS管的漏极、第一NMOS管的漏极和第六PMOS管的栅极、第三PMOS管的栅极、第二NMOS管的栅极连接在一起，所述第六PMOS管的漏极和第二NMOS管的漏极连接在一起。
根据本申请实施例的另一个方面，提供一种电子设备，包括上述任一项所述的欠压保护电路。
本申请实施例的其中一个方面提供的技术方案可以包括以下有益效果：
本申请实施例提供的欠压保护电路，不需要引入外部基准电压和比较器，同时利用了带隙基准电压结构和高阶温度补偿实现高性能的欠压保护功能，该欠压保护电路能产生精准的阈值电压，具有较低的温度敏感性，对电源电压的检测准确度较高。
本申请的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者，部分特征和优点可以从说明书中推知或毫无疑义地确定，或者通过实施本申请实施例了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了现有技术的欠压保护电路的电路图。
图2示出了本申请的一个实施例的欠压保护电路的结构框图。
图3示出了本申请的一些实施方式的欠压保护电路的电路图。
图4示出了本申请实施例的欠压保护电路在电源电压升高时的输出曲线图。
图5示出了本申请实施例的欠压保护电路在电源电压下降时的输出曲线图。
图6示出了本申请实施例的不同工艺角下的欠压保护电路的输出曲线图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本申请做进一步说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性。
本申请的一个实施例提供了一种欠压保护电路。该欠压保护电路是低温漂BiCMOS欠压保护电路，如图2所示，该欠压保护电路包括依次连接的反馈控制模块、电压采样模块、迟滞电压温度漂移降低模块和波形整形模块。
电压采样模块，用于对电源电压进行采样，得到采样电压；
反馈控制模块，用于根据采样电压对电源电压进行迟滞；
迟滞电压温度漂移降低模块，用于对由电压采样模块输入的采样电压进行处理以降低迟滞电压的温度漂移效果，得到处理后电压；
波形整形模块，用于对处理后电压的输出波形进行整形后输出欠压保护信号。
在一些实施方式中，迟滞电压温度漂移降低模块包括互相连接的一阶带隙基准模块和高阶温度补偿模块；
一阶带隙基准模块，用于初步降低迟滞电压的温度漂移效果，得到第一电压；
高阶温度补偿模块，用于进一步降低所述第一电压的温度漂移效果，得到处理后电压。
电压采样模块分别与一阶带隙基准模块和高阶温度补偿模块相连接。
具体地，参考图3所示，一阶带隙基准模块包括电阻R3、电阻R4、增强型PMOS管MP1、增强型PMOS管MP2、NPN双极型晶体管Q1和NPN型双极型晶体管Q2，电阻R4一端接地，另一端连接R3和NPN双极型晶体管Q4的发射极，电阻R3另一端连接NPN双极型晶体管Q2的发射极，NPN双极型晶体管Q2和NPN双极型晶体管的Q1的基极连接电阻R1和电阻R2，NPN双极型晶体管Q2的集电极连接增强型PMOS管MP1的漏极、栅极和增强型PMOS管MP2的栅极，增强型PMOS管MP1和增强型PMOS管MP2的源极都连接电源电压VCC，增强型PMOS管的漏极连接NPN双极型晶体管Q1的集电极。
通过合理设置NPN双极型晶体管Q1与NPN双极型晶体管Q2的发射结面积，使m1<m2，则流过NPN双极型晶体管Q1上的集电极电流IC1和NPN双极型晶体管Q2上的集电极电流IC2随电源电压VCC具有不同的上升速度。当流过NPN双极型晶体管Q1上的集电极电流IC1与NPN双极型晶体管Q2上的集电极电流IC2相等时，电源电压VCC达到翻转阈值电压。此时流过电阻R3的电流公式为：
IR3＝IC2＝(VBE1-VBE2)/R3 (1)
式(1)中VBE1为NPN双极型晶体管Q1的基极发射极电压，VBE2为NPN双极型晶体管Q2的基极发射极电压。
电压VBE1和VBE2公式为：
VBE＝VT*ln(IC/IS) (2)
式(2)中VT为热电压，IC为NPN双极型晶体管的集电极电流，IS为NPN双极型晶体管的反向饱和电流。
由式(1)和式(2)可以得出NPN双极型晶体管Q2上的集电极电流IC2为：
IC2＝[VT*ln(IS2/IS1)]/R3 (3)
式(3)中IS2为NPN双极型晶体管Q1的反向饱和电流,IS1为NPN双极型晶体管Q2的反向饱和电流。
因此在一阶带隙基准模块中，NPN双极型晶体管Q1和NPN双极型晶体管Q2的基极电压的计算公式为：
Vref＝VBE1+2*VT*(R4/R3)*ln(IS2/IS1) (4)
式(4)中，VT具有正温度系数，VBE1具有负温度系数，约为-2mV/℃。因此，通过选取适当的R3和R4值，可以使电压Vref随温度变化改变很小，从而降低温度对翻转阈值电压的影响。
高阶温度补偿模块包括三极管，该三极管的第一引脚和第二引脚均连接一阶带隙基准模块，该三极管的第一引脚与波形整形模块相连接。具体地，参考图3所示，高阶温度补偿模块可以包括NPN双极型晶体管Q3，NPN双极型晶体管Q3的发射极、集电极和增强型PMOS管的漏极、NPN双极型晶体管Q1的集电极全部连接在一起。
NPN双极型晶体管Q1的基极发射极电压VBE1中除了含有随温度变化的线性部分外，还包含了随温度的非线性变化。高阶温度补偿模块中的NPN双极型晶体管Q3以二极管结构连接，利用二极管反向饱和电流的温度敏感函数特性，实现对电压Vref的高阶温度补偿。
PN结的反向饱和电流公式为：
IS＝q*A*Dn*ni 2/QB (5)
式(5)中q为电子电荷，A为NPN双极型晶体管Q3的面积，Dn为基区电子扩散系数，ni 2为本征载流子浓度，QB为平衡状态下基区单位面积的多子电荷总量。随着温度升高，本征载流子浓度增加，导致反向饱和电流以ni 2的速度增加。
在高阶温度补偿模块中，NPN双极型晶体管Q3以反向PN结的结构连接，NPN双极型晶体管Q3的反向饱和电流同时流过Q1和Q2，因此通过选择合适的NPN双极型晶体管Q3的面积能够实现进一步降低温度对迟滞性能的影响。
参考图3所示，波形整形模块包括电阻R5、增强型PMOS管MP4、增强型PMOS管MP5、增强型PMOS管MP6、增强型NMOS管MN1和增强型NMOS管MN2，增强型PMOS管MP4、增强型PMOS管MP5和增强型PMOS管MP6的源极都连接电源电压VCC，增强型PMOS管MP4的栅极连接增强型PMOS管MP2的漏极，增强型PMOS管PM4的漏极分别连接电阻R5的一端和增强型PMOS管MP5、增强型NMOS管MP5的栅极，电阻R5的另一端、增强型NMOS管MN1的源极和增强型NMOS管MN2的源极连接地GND，增强型PMOS管MP5的漏极、增强型NMOS管MN1的漏极和增强型PMOS管MP6的栅极、增强型PMOS管MP3的栅极、增强型NMOS管MN2的栅极连接在一起，增强型PMOS管MP6的漏极和增强型NMOS管MN2的漏极连接在一起。
增强型PMOS管MP5和增强型NMOS管MN1组成第一级反相器，增强型PMOS管MP6和增强型NMOS管MN2组成第二级反相器。增强型PMOS管MP4的漏极输出的电平不是标准电平，经过两级反相器给波形整形，最终变为标准电压的电平输出。
参考图3所示，电压采样模块包含电阻R0、电阻R1、电阻R2。电阻R0一端连接电源电压VCC另一端串联电阻R1，电阻R1的一端串联电阻R2，电阻R2的另一端连接地GND。
当电源电压低于翻转阈值电压时，通过电源电压VCC对电阻R0、电阻R1和电阻R2进行分压，将电阻R1和电阻R2的公共节点引出作为采样电压。当电源电压高于翻转阈值电压时，通过电源电压VCC对电阻R1和电阻R2进行分压，将电阻R1和电阻R2的公共节点引出作为采样电压。
反馈控制模块包括晶体管，该晶体管的第一引脚和第二引脚分别连接电压采样模块，该晶体管的第三引脚连接电源。具体地，参考图3所示，反馈控制模块包含增强型PMOS管MP3，增强型PMOS管MP3的源极连接电源电压VCC，增强型PMOS管MP3的漏极连接电阻R0和电阻R1串联的一端。
当电源电压VCC还未达到正常供电电压时，增强型PMOS管MP3处于关断状态，此时的采样电压是电源电压VCC对电阻R0、电阻R1和电阻R2进行分压后电阻R2上的电压。
低温漂BiCMOS欠压保护电路的解除锁定阈值电压的公式为：
VDDH＝(R0+R1+R2)/R2*Vref (6)
当VCC电压超过电路的上升阈值电压VDDH后，增强型PMOS管MP3处于开启状态，此时的采样电压是电源电压VCC对电阻R1和电阻R2进行分压后电阻R2上的电压。一种新型低温漂BiCMOS欠压保护电路的锁定阈值电压的计算公式为：
VDDL＝(R1+R2)/R2*Vref (7)
综上，通过控制增强型PMOS管MP3的导通和关断状态实现电压迟滞。
本实施例的低温漂BiCMOS欠压保护电路的迟滞电压的计算公式为：
VHYS＝VDDH-VDDL＝R0/R2*Vref。
其中图4和图5分别为电源电压在升高和下降过程中欠压保护电路的输出随温度变化的曲线图。结果显示，在-40℃～125℃的温度范围内，电路的上升翻转门限电压的最小值是8.623V，最大值是8.676V，变化了53mV；电路的下降翻转门限电压的最小值是8.136V，最大值是8.183V，变化了47mV。迟滞电压的平均值为0.479V，在-40℃～125℃的温度范围内，其迟滞电压变化了50mV，变化幅度为10.43％。
其中图6是在温度为25℃情况时，在不同模型下，阈值电压随温度变化的波形。在TT、FF、SS三种模型下，欠压保护电路的上升翻转阈值电压和下降翻转阈值电压的最大变化量分别是175mV和163mV，迟滞电压变化了22mV，变化幅度为4.59％。
根据仿真结果可以看出，本申请实施例可以达到目标要求。本申请实施例的欠压保护电路不需要引入外部基准电压和比较器，同时利用了带隙基准电压结构和高阶温度补偿实现高性能的欠压保护功能，该欠压保护电路能产生精准的阈值电压、具有较低的温度敏感性，对电源电压的检测准确度较高。本申请实施例的欠压保护电路解决了现有技术的欠压保护电路需要外部参考电压和比较器，导致增加了电源管理芯片的布局面积和成本的技术缺陷，还解决了由于晶体管参数在温度和寄生效应的影响下会使比较器的迟滞电压发生漂移，从而影响欠压保护电路对电源电压的检测准确度的技术缺陷。
本申请的另一个实施例提供了一种电子设备，包括上述任一实施方式的欠压保护电路。
需要说明的是：
以上实施例仅表达了本申请的实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种欠压保护电路，其特征在于，包括依次连接的反馈控制模块、电压采样模块、迟滞电压温度漂移降低模块和波形整形模块；
所述电压采样模块，用于对电源电压进行采样，得到采样电压；
所述反馈控制模块，用于根据所述采样电压对所述电源电压进行迟滞；
所述迟滞电压温度漂移降低模块，用于对由所述电压采样模块输入的所述采样电压进行处理以降低迟滞电压的温度漂移效果，得到处理后电压；
所述波形整形模块，用于对所述处理后电压的输出波形进行整形后输出欠压保护信号。
2.根据权利要求1所述的欠压保护电路，其特征在于，所述迟滞电压温度漂移降低模块包括互相连接的一阶带隙基准模块和高阶温度补偿模块；
所述一阶带隙基准模块，用于实现初步降低迟滞电压的温度漂移效果，得到第一电压；
所述高阶温度补偿模块，用于实现进一步降低所述第一电压的温度漂移效果，得到所述处理后电压。
3.根据权利要求2所述的欠压保护电路，其特征在于，所述一阶带隙基准模块包括第三电阻、第四电阻、第一PMOS管、第二PMOS管、第一NPN型三极管和第二NPN型三极管，所述第四电阻的第一端接地，第二端连接第三电阻的第一端和第四NPN型三极管的发射极，所述第三电阻的第二端连接第二NPN型三极管的发射极，所述第二NPN型三极管和第一NPN型三极管的基极连接所述电压采样模块，所述第二NPN型三极管的集电极连接第一PMOS管的漏极、栅极和第二PMOS管的栅极，所述第一PMOS管和第二PMOS管的源极均连接所述电源电压，所述增强型PMOS管的漏极连接第一NPN型三极管的集电极。
4.根据权利要求2所述的欠压保护电路，其特征在于，所述高阶温度补偿模块包括第三三极管，所述第三三极管的第一引脚和第二引脚均连接所述一阶带隙基准模块，所述第三三极管的第一引脚与所述波形整形模块相连接。
5.根据权利要求4所述的欠压保护电路，其特征在于，所述第三三极管为NPN双极型晶体管，所述第三三极管的发射极和集电极均连接所述一阶带隙基准模块，所述第三三极管的发射极与所述波形整形模块相连接。
6.根据权利要求1所述的欠压保护电路，其特征在于，所述电压采样模块包括串联的第零电阻、第一电阻和第二电阻；所述第零电阻的第一端连接所述电源，所述第二电阻的第二端接地；所述第二电阻的第一端连接所述迟滞电压温度漂移降低模块；所述第零电阻的第一端和第二端分别连接所述反馈控制模块。
7.根据权利要求1所述的欠压保护电路，其特征在于，所述反馈控制模块包括晶体管，所述晶体管的第一引脚和第二引脚分别连接所述电压采样模块，所述晶体管的第三引脚连接所述电源。
8.根据权利要求7所述的欠压保护电路，其特征在于，所述晶体管为PMOS管，所述PMOS管的漏极和源极分别连接所述电压采样模块，所述PMOS管的基极连接所述电源。
9.根据权利要求1所述的欠压保护电路，其特征在于，所述波形整形模块包括第五电阻、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管和第二NMOS管，所述第四PMOS管、第五PMOS管和第六PMOS管的源极均连接所述电源，所述第四PMOS管的栅极连接所述迟滞电压温度漂移降低模块，所述第四PMOS管的漏极分别连接第五电阻的一端和第五PMOS管的栅极、第五NMOS管的栅极，所述第五电阻的另一端、第一NMOS管的源极和第二NMOS管的源极连接地，所述第五PMOS管的漏极、第一NMOS管的漏极和第六PMOS管的栅极、第三PMOS管的栅极、第二NMOS管的栅极连接在一起，所述第六PMOS管的漏极和第二NMOS管的漏极连接在一起。
10.一种电子设备，其特征在于，包括权利要求1-9中任一项所述的欠压保护电路。
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* Cited by examiner, † Cited by third party
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CN117728661A (zh) * 2023-11-14 2024-03-19 海信家电集团股份有限公司 电压保护装置、方法、系统及电子设备

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