CN114937659A - 芯片系统 - Google Patents

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Abstract

本公开提供一种芯片系统，所述芯片系统包括：第一基板；位于所述第一基板上阵列排布的多个第一功能芯片；以及位于所述第一功能芯片表面上的多个第二功能芯片；其中，所述第一功能芯片与所述第二功能芯片具有不同类型的功能；每个所述第二功能芯片在所述第一基板上的投影分别与至少两个所述第一功能芯片在所述第一基板上的投影至少部分重叠；所述第二功能芯片与至少两个所述第一功能芯片在重叠的区域内键合连接；键合连接的所述第一功能芯片与所述第二功能芯片之间具有多路连接通道；所述多路连接通道被配置为使所述第二功能芯片与至少两个所述第一功能芯片之间具有信号通信。

Description

芯片系统
技术领域
本公开涉及半导体技术领域，涉及但不限于一种芯片系统。
背景技术
随着大数据时代的到来，5G、AIoT的快速发展对芯片性能的要求越来越高，主要体现在大容量、高带宽、高运算速率、低延迟等方面；然而摩尔定律的发展已经放缓，器件特征尺寸已逼近物理极限，材料和工艺研发也遇到了瓶颈。三维集成技术将二维的芯片互连结构改为三维互连，极大提升了封装密度，从而提升了芯片性能。
然而，现有的三维集成技术多倾向于将少数不同功能的芯片构建为小型的芯片系统。在面向超级计算机、服务器、交换机等超高算力、超高带宽的需求时，仍需要将已构建好的小型芯片系统互连，拼凑构建为超大型芯片系统，这样会导致芯片系统的体积较大，互连速率也较低。
发明内容
有鉴于此，本公开实施例提供了一种芯片系统，包括：
第一基板；
位于所述第一基板上阵列排布的多个第一功能芯片；以及
位于所述第一功能芯片表面上的多个第二功能芯片；
其中，所述第一功能芯片与所述第二功能芯片具有不同类型的功能；每个所述第二功能芯片在所述第一基板上的投影分别与至少两个所述第一功能芯片在所述第一基板上的投影至少部分重叠；所述第二功能芯片与至少两个所述第一功能芯片在重叠的区域内键合连接；
键合连接的所述第一功能芯片与所述第二功能芯片之间具有多路连接通道；所述多路连接通道被配置为使所述第二功能芯片与至少两个所述第一功能芯片之间具有信号通信。
在一些实施例中，任意四个两两相邻的所述第一功能芯片与同一个所述第二功能芯片连接。
在一些实施例中，所述第一功能芯片包括功能模块；
所述第二功能芯片包括至少一个核心模块和多个互连模块；所述互连模块位于所述第二功能芯片中与所述第一功能芯片重叠的区域，所述核心模块位于所述第二功能芯片中除所述互连模块以外的区域。
在一些实施例中，所述功能模块包括处理器；所述核心模块包括存储器，所述互连模块包括存储控制器。
在一些实施例中，所述功能模块包括可编程逻辑单元；所述核心模块包括开关单元，所述互连模块包括连接单元。
在一些实施例中，相邻的所述第一功能芯片之间具有间隙；
所述第二功能芯片在所述间隙所在区域内通过第一互连结构与所述第一基板连接。
在一些实施例中，所述芯片系统还包括：
位于所述第二功能芯片上，且阵列排布的多个第三功能芯片；
其中，所述第三功能芯片与所述第二功能芯片具有不同类型的功能；每个所述第二功能芯片在所述第一基板上的投影分别与至少两个所述第三功能芯片在所述第一基板上的投影至少部分重叠；所述第二功能芯片与至少两个所述第三功能芯片在重叠的区域内键合连接；
键合连接的所述第三功能芯片与所述第二功能芯片之间具有多路连接通道；所述多路连接通道被配置为使所述第二功能芯片与至少两个所述第三功能芯片之间具有信号通信。
在一些实施例中，所述第三功能芯片在所述第一基板上的投影与所述第一功能芯片在所述第一基板上的投影重叠；
所述第三功能芯片与所述第一功能芯片之间具有第二互连结构。
在一些实施例中，所述芯片系统还包括：
位于所述第二功能芯片上，且阵列排布的多个第三功能芯片；
其中，所述第三功能芯片与所述第二功能芯片具有不同类型的功能；每个所述第三功能芯片在所述第一基板上的投影分别与至少两个所述第二功能芯片在所述第一基板上的投影至少部分重叠；所述第三功能芯片与至少两个所述第二功能芯片在重叠的区域内键合连接；
键合连接的所述第三功能芯片与所述第二功能芯片之间具有多路连接通道；所述多路连接通道被配置为使所述第三功能芯片与至少两个所述第二功能芯片之间具有信号通信。
在一些实施例中，所述芯片系统还包括：
多个输入输出芯片；
任意一个所述输入输出芯片至少与一个所述第一功能芯片或所述第二功能芯片连接。
在一些实施例中，所述输入输出芯片位于所述第一基板的边缘；所述阵列排布的多个第一功能芯片中靠近第一基板边缘的所述第一功能芯片与所述输入输出芯片通过所述第一基板连接。
在一些实施例中，所述输入输出芯片位于任意两个相邻的所述第一功能芯片之间的空隙内，且所述输入输出芯片位于所述第二功能芯片的覆盖范围内；
所述输入输出芯片与所述第二功能芯片键合连接，且所述输入输出芯片还与所述第一基板键合连接。
在一些实施例中，所述输入输出芯片位于所述第一功能芯片上所述第二功能芯片的相邻位置；
所述输入输出芯片在所述第一基板上的投影分别与两个相邻的所述第一功能芯片重叠，且所述输入输出芯片与所述第一功能芯片在重叠的区域内键合连接。
在一些实施例中，所述芯片系统还包括：
第二基板，覆盖于所述第二功能芯片和所述输入输出芯片上；
所述第二基板与所述输入输出芯片键合连接，且所述输入输出芯片与所述第二基板之间具有输入输出通道；
所述第二基板内具有重布线层；所述重布线层中具有连接所述输入输出芯片与所述第二基板表面的信号通道。
在一些实施例中，所述芯片系统还包括：
散热结构，覆盖所述第一功能芯片和所述第二功能芯片；
其中，所述散热结构在覆盖所述第一功能芯片表面的区域内与所述第一功能芯片表面接触；所述散热结构覆盖所述第二功能芯片表面的区域与所述第二功能芯片表面接触；所述散热结构覆盖所述第一功能芯片之间裸露的所述第一基板的区域内与所述第一基板接触。
在一些实施例中，所述散热结构包括多个凸起结构；
位于覆盖所述第一功能芯片的区域内的所述凸起结构，向所述第一功能芯片表面延伸并接触所述第一功能芯片；
位于覆盖所述第一功能芯片之间裸露的所述第一基板的区域内的所述凸起结构，向所述第一基板延伸并接触所述第一基板。在本公开实施例提供的芯片系统中，第二功能芯片位于阵列排布的第一功能芯片上，且第二功能芯片在第一基板上的投影分别与至少两个第一功能芯片在第一基板上的投影至少部分重叠，第二功能芯片与至少两个第一功能芯片在重叠的区域内键合连接并具有多路连接通道。如此，一方面，错位堆叠设置的第一功能芯片与第二功能芯片减小了芯片系统的体积；另一方面，多个第一功能芯片之间可以通过第二功能芯片进行互连，提高了芯片系统的扩展性，且单个芯片失效不会影响整个芯片系统，容错率较高。
附图说明
图1为本公开实施例提供的一种芯片系统的示意图；
图2为本公开实施例提供的一种芯片系统的俯视图；
图3为本公开实施例提供的另一种芯片系统的俯视图；
图4为本公开实施例提供的一种芯片系统中第一互连结构的示意图；
图5为本公开实施例提供的一种芯片系统中第三功能芯片的示意图；
图6为本公开实施例提供的另一种芯片系统中第三功能芯片的示意图；
图7为本公开实施例提供的一种芯片系统中输入输出芯片的俯视图；
图8为本公开实施例提供的一种芯片系统中输入输出芯片的剖视图；
图9为本公开实施例提供的另一种芯片系统中输入输出芯片的俯视图；
图10为本公开实施例提供的另一种芯片系统中输入输出芯片的剖视图；
图11为本公开实施例提供的又一种芯片系统中输入输出芯片的俯视图；
图12为本公开实施例提供的又一种芯片系统中输入输出芯片的剖视图；
图13为本公开实施例提供的一种芯片系统中第二基板的示意图；
图14为本公开实施例提供的一种芯片系统中散热结构的俯视图；
图15为本公开实施例提供的一种芯片系统中散热结构的剖视图；
图16为本公开实施例提供的一种芯片系统中散热结构在另一方向的剖视图；
图17为本公开实施例提供的又一种芯片系统的示意图。
具体实施方式
为了便于理解本公开，下面将参照相关附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在一些实施例中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即这里可以不描述实际实施例的全部特征，不详细描述公知的功能和结构。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文中所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，属于“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
除非另有定义，本文所使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
如图1所示，本公开实施例提供了一种芯片系统10，包括：
第一基板100；
位于所述第一基板100上阵列排布的多个第一功能芯片101；以及
位于所述第一功能芯片101表面上的多个第二功能芯片102；
其中，所述第一功能芯片101与所述第二功能芯片102具有不同类型的功能；每个所述第二功能芯片102在所述第一基板100上的投影分别与至少两个所述第一功能芯片101在所述第一基板100上的投影至少部分重叠；所述第二功能芯片102与至少两个所述第一功能芯片101在重叠的区域内键合连接；
键合连接的所述第一功能芯片101与所述第二功能芯片102之间具有多路连接通道110；所述多路连接通道110被配置为使所述第二功能芯片102与至少两个所述第一功能芯片101之间具有信号通信。
应当理解，图中为了使得各层结构均能被清晰示出，可能造成各层结构的尺寸比例关系与实际结构不符。在一些实施例中，可以通过晶圆重组的方式，在封装前构建多芯片的二维网络系统，这种情况的多芯片互连结构分布在位于重组晶圆底部的有机再布线层，互连密度和速率较低。
在本公开实施例中，第一基板100包括但不限于有机基板、陶瓷基板、硅基板和散热衬底等。第一基板100可以用于承载芯片系统10中的多个芯片，增强芯片系统10的散热能力，以及将多个芯片电性引出等。
多个呈阵列排布的第一功能芯片101位于第一基板100上，每两个第一功能芯片101之间可以具有间隙，且多个第一功能芯片101之间可以不进行直接互连。第一功能芯片101可以为裸片（die），多个第一功能芯片101也可以为位于同一个晶圆上未经过切割的多个裸片，在一些实施例中，第一功能芯片101可以为已知良好芯片（Known Good Die，KGD），以提高芯片系统10的可靠性。第一功能芯片101的类型包括但不限于现场可编程门阵列（Field Programmable Gate Array，FPGA）中的可编程逻辑功能块（Configurable LogicBlock，CLB）、图形处理器（Graphics Processing Unit，GPU）中的流式多处理器（StreamingMultiprocesser，SM）等。
多个第二功能芯片102位于多个第一功能芯片101远离第一基板100一侧的表面上。每一个第二功能芯片102在垂直于第一基板100表面的方向上与至少两个第一功能芯片101具有重叠区域。每个第二功能芯片102与其下方的至少两个第一功能芯片101在重叠区域内键合连接，且键合连接的第一功能芯片101与第二功能芯片102之间具有多路连接通道110。第二功能芯片102与第一功能芯片101之间可以通过多路连接通道110实现双向的信号通信。第二功能芯片102的类型包括但不限于FPGA中的连接功能块（Connect Block，CB）和开关功能块（Switch Block，SB）、GPU中的显存芯片（Memory）和显存控制器（MemoryController）等。示例性地，可以通过混合键合（Hybrid Bonding）工艺，在重叠区域内将第二功能芯片102键合连接至少两个第一功能芯片101，并形成多路连接通道110。混合键合工艺可以使得多路连接通道110具有良好的传输稳定性和信号完整性，且多路连接通道110的间距（Pitch）较小，单位面积上多路连接通道110的数量较多，各芯片之间的距离较短，从而在提高芯片系统10集成度的同时，增加了信号传输的速度和带宽。
此外，第二功能芯片102除了自身具有的器件的功能外，还可以起到中介层（Interposer）的作用，故两个相邻的第一功能芯片101可以通过第二功能芯片102进行通信，而芯片系统10则可以基于多个第二功能芯片102，形成网状的互连结构。由于芯片系统10中多个芯片的类型可以相同也可以不同，从而使得芯片系统10具有良好的功能拓展性，且任意一个芯片失效不会影响整个芯片系统10，容错率较高。可以理解的是，第一功能芯片101还可以通过其他方式连接第二功能芯片102，如引线、微凸块等。在一些实施例中，第一功能芯片101还可以通过混合键合、引线、微凸块等方式连接第一基板100，并在第一功能芯片101和第一基板100之间形成多路连接通道110。
第一功能芯片101与第二功能芯片102可以具有不同类型的功能，示例性地，第一功能芯片101与第二功能芯片102中的一者可以用于逻辑运算处理，而另一者则用于路由交换、感测识别外界信号和/或数据存储等。在一些实施例中，第二功能芯片102中可以具有有源器件，用于信号放大、转换以及运算等。在一些实施例中，第一功能芯片101与第二功能芯片102的组合还可以包括逻辑芯片与存储芯片，逻辑芯片与图像芯片，逻辑芯片、存储芯片与图像芯片等，这里的存储芯片包括但不限于静态随机存取存储器（Static RandomAccess Memory，SRAM）和动态随机存取存储器（Dynamic Random Access Memory，DRAM）等。
在一些实施例中，如图2所示为芯片系统10的俯视图，任意四个两两相邻的所述第一功能芯片101与同一个所述第二功能芯片102连接。
在本公开实施例中，在垂直于第一基板100表面的方向上，第二功能芯片102与其下方的四个两两相邻的第一功能芯片101之间具有重叠区域，且第二功能芯片102与四个第一功能芯片101在重叠区域内键合连接，并形成有多路连接通道。如此，如图2中箭头所示，每个第一功能芯片101都可以通过第二功能芯片102与相邻的另一个第一功能芯片101进行信号的输入和输出；而互相间隔的多个第一功能芯片101则可以通过多个第二功能芯片102进行通信，即整个芯片系统10呈网状互连的结构。故芯片系统10具有良好的功能拓展性，且任意一个芯片失效不会影响整个芯片系统10，容错率较高。
在一些实施例中，如图3所示，所述第一功能芯片101包括功能模块1011；
所述第二功能芯片102包括至少一个核心模块1021和多个互连模块1022；所述互连模块1022位于所述第二功能芯片102中与所述第一功能芯片101重叠的区域，所述核心模块1021位于所述第二功能芯片102中除所述互连模块1022以外的区域。
在本公开实施例中，第一功能芯片101中具有实现特定功能的功能模块1011，多个第一功能芯片101中的功能模块1011可以相同，也可以不同。示例性地，功能模块1011可以作为控制器，以控制芯片系统10中的其他芯片进行各自的工作；功能模块1011还可以用于逻辑运算，如进行浮点计算、整数计算等。
第二功能芯片102包括至少一个核心模块1021和多个互连模块1022。核心模块1021可以位于第二功能芯片102的中央区域；互连模块1022则可以位于核心模块1021的周围，如第二功能芯片102中与第一功能芯片101重叠的区域。核心模块1021和互连模块1022可以根据第一功能芯片101发出的指令实现各自的功能，如数据存储、信号感测、路由交换等。可以理解的是，多路连接通道可以位于互连模块1022所在的区域内，即第二功能芯片102通过互连模块1022实现与其他芯片的通信。
在一些实施例中，所述功能模块1011包括处理器；所述核心模块1021包括存储器，所述互连模块1022包括存储控制器。
在本公开实施例中，第一功能芯片101中的功能模块1011可以为处理器，如SM、数字信号处理器（Digital Signal Processor，DSP）、微控制单元（Microcontroller Unit，MCU）、微处理器单元（Micro Processor Unit，MPU）等。第二功能芯片102中的核心模块1021可以为存储器，如DRAM、SRAM、磁性随机存储器（Magnetoresistive Random AccessMemory，MRAM）等；而第二功能芯片102中的互连模块1022则可以为存储控制器，用于根据处理器发出的指令对存储器进行操作。如此，芯片系统10可以具有更高的集成度，同时实现更好的功能拓展性。
在一些实施例中，所述功能模块1011包括可编程逻辑单元；所述核心模块1021包括开关单元，所述互连模块1022包括连接单元。
在本公开实施例中，第一功能芯片101中的功能模块1011可以为可编程逻辑单元，其具有配置灵活、编程方法简便等优点；第二功能芯片102中的核心模块1021可以为开关单元，用于实现布线方向的切换和不同布线类型间的切换；而第二功能芯片102中的互连模块1022则可以为连接单元，用于提供丰富的布线资源，增加布线的灵活性。如此，芯片系统10的设计灵活性更强，泛用性更好。
在一些实施例中，如图4所示，相邻的所述第一功能芯片101之间具有间隙；
所述第二功能芯片102在所述间隙所在区域内通过第一互连结构111与所述第一基板100连接。
在本公开实施例中，相邻的第一功能芯片101之间具有间隙，第二功能芯片102可以通过位于间隙中的第一互连结构111与第一基板100连接。第一互连结构111可以为金属、掺杂半导体等导电材料，且第一互连结构111的长度可以大于或等于第一功能芯片101的厚度。示例性地，第一互连结构111可以为过模通孔（Through Mold Via，TMV）、穿电介质通孔（Through Dielectric Via，TDV）、引线等。第一互连结构111可以垂直于第一基板100的表面，也可以为弯曲、倾斜等非垂直结构，可以理解的是，第一互连结构111的长度越短，其信号传输速度越快。
在一些实施例中，相邻的第一功能芯片101之间的间隙中还填充有绝缘材料，以隔离间隙中的多个第一互连结构111。这里的绝缘材料可以介电有机聚合物，例如环氧树脂等。
在一些实施例中，如图5所示，所述芯片系统10还包括：
位于所述第二功能芯片102上，且阵列排布的多个第三功能芯片103；
其中，所述第三功能芯片103与所述第二功能芯片102具有不同类型的功能；每个所述第二功能芯片102在所述第一基板100上的投影分别与至少两个所述第三功能芯片103在所述第一基板100上的投影至少部分重叠；所述第二功能芯片102与至少两个所述第三功能芯片103在重叠的区域内键合连接；
键合连接的所述第三功能芯片103与所述第二功能芯片102之间具有多路连接通道110；所述多路连接通道110被配置为使所述第二功能芯片102与至少两个所述第三功能芯片103之间具有信号通信。
在本公开实施例中，在第二功能芯片102远离第一基板100一侧的表面上，还可以具有多个呈阵列排布的第三功能芯片103。第二功能芯片102与其上方的至少两个第三功能芯片103之间具有重叠区域，且第二功能芯片102与两个第三功能芯片103在重叠区域内键合连接，并形成有多路连接通道110。第三功能芯片103与第二功能芯片102之间可以通过多路连接通道110实现双向的信号通信。
第三功能芯片103可以为裸片，在一些实施例中，第三功能芯片103可以为已知良好芯片，以提高芯片系统10的可靠性。第三功能芯片103的类型包括但不限于FPGA中的CLB、GPU中的SM等。示例性地，可以通过混合键合工艺，在重叠区域内将第二功能芯片102键合连接至少两个第三功能芯片103，并形成多路连接通道110。混合键合形成的多路连接通道110可以提高芯片系统10集成度，并增加信号传输的速度和带宽。
此外，两个相邻的第三功能芯片103可以通过第二功能芯片102进行通信，且第三功能芯片103还可以通过第二功能芯片102与第一功能芯片101进行通信。如此，芯片系统10具有良好的功能拓展性，且任意一个芯片失效不会影响整个芯片系统10，容错率较高。可以理解的是，第三功能芯片103还可以通过其他方式连接第二功能芯片102，如引线、微凸块等。第三功能芯片103与第二功能芯片102可以具有不同类型的功能，示例性地，第三功能芯片103与第二功能芯片102中的一者可以用于逻辑运算处理，而另一者则用于路由交换、感测识别外界信号和/或数据存储等。
在一些实施例中，如图5所示，所述第三功能芯片103在所述第一基板100上的投影与所述第一功能芯片101在所述第一基板100上的投影重叠；
所述第三功能芯片103与所述第一功能芯片101之间具有第二互连结构112。
在本公开实施例中，在垂直于第一基板100表面的方向上，第三功能芯片103与第一功能芯片101的投影重叠，如此，可以节省芯片系统10在水平方向上的占用面积。第二互连结构112可以位于第三功能芯片103和第一功能芯片101的投影区域中除第二功能芯片102以外的部分。第二互连结构112可以为金属、掺杂半导体等导电材料，且第二互连结构112的长度可以大于或等于第二功能芯片102的厚度。示例性地，第二互连结构112可以为TMV、TDV、引线等。第二互连结构112可以垂直于第一基板100的表面，也可以为弯曲、倾斜等非垂直结构，可以理解的是，第二互连结构112的长度越短，其信号传输速度越快。在一些实施例中，第三功能芯片103与第一功能芯片101之间还填充有绝缘材料，以隔离多个第二互连结构112。这里的绝缘材料可以介电有机聚合物，例如环氧树脂等。
在一些实施例中，还可以在垂直方向上重复第一功能芯片101、第二功能芯片102和第三功能芯片103的堆叠及连接方式，使得芯片系统10具有更多的芯片层数，进一步提高芯片系统10的集成度和扩展性。
在一些实施例中，如图6所示，所述芯片系统10还包括：
位于所述第二功能芯片102上，且阵列排布的多个第三功能芯片103；
其中，所述第三功能芯片103与所述第二功能芯片102具有不同类型的功能；每个所述第三功能芯片103在所述第一基板100上的投影分别与至少两个所述第二功能芯片102在所述第一基板100上的投影至少部分重叠；所述第三功能芯片103与至少两个所述第二功能芯片102在重叠的区域内键合连接；
键合连接的所述第三功能芯片103与所述第二功能芯片102之间具有多路连接通道110；所述多路连接通道110被配置为使所述第三功能芯片103与至少两个所述第二功能芯片102之间具有信号通信。
在本公开实施例中，在第二功能芯片102远离第一基板100一侧的表面上，还可以具有多个呈阵列排布的第三功能芯片103。第三功能芯片103与其下方的至少两个第二功能芯片102之间具有重叠区域，且第三功能芯片103与两个第二功能芯片102在重叠区域内键合连接，并形成有多路连接通道110。第三功能芯片103与第二功能芯片102之间可以通过多路连接通道110实现双向的信号通信。可以理解的是，由于第三功能芯片103堆叠在至少两个第二功能芯片102上，而第二功能芯片102则堆叠在至少两个第一功能芯片101上，如此形成芯片数量从下至上逐层减少的芯片系统10，结构稳定性较好，同时也具备较强的功能拓展性和较高的容错率。
第三功能芯片103可以为裸片，在一些实施例中，第三功能芯片103可以为已知良好芯片，以提高芯片系统10的可靠性。第三功能芯片103的类型包括但不限于FPGA中的CLB、GPU中的SM等。示例性地，可以通过混合键合工艺，在重叠区域内将第三功能芯片103键合连接至少两个第二功能芯片102，并形成多路连接通道110。混合键合形成的多路连接通道110可以提高芯片系统10集成度，并增加信号传输的速度和带宽。
在一些实施例中，如图7至图13所示，所述芯片系统10还包括：
多个输入输出芯片104；
任意一个所述输入输出芯片104至少与一个所述第一功能芯片101或所述第二功能芯片102连接。
在本公开实施例中，芯片系统10中还可以具有多个输入输出芯片104，输入输出芯片104用于将芯片系统10中的多个芯片电性连接至其他外界系统，其中，任一输入输出芯片104与至少一个第一功能芯片101或第二功能芯片102连接。输入输出芯片104可以为FPGA中的输入输出功能块、GPU中的输入输出接口及其他外围电路等。输入输出芯片104可以通过混合键合、引线、微凸块等方式连接芯片系统10中的多个芯片以及第一基板100，以实现芯片系统10与外界系统的通信交互。
在一些实施例中，如图7和图8所示，所述输入输出芯片104位于所述第一基板100的边缘；所述阵列排布的多个第一功能芯片101中靠近第一基板100边缘的所述第一功能芯片101与所述输入输出芯片104通过所述第一基板100连接。
在本公开实施例中，如图7所示，多个输入输出芯片104位于第一基板100的边缘，多个输入输出芯片104可以围绕阵列排布的多个第一功能芯片101设置。示例性地，如图8所示为图7中AA截面的示意图，输入输出芯片104可以通过第一基板100内的布线与靠近第一基板100边缘的第一功能芯片101连接。可以理解的是，将输入输出芯片104设置于第一基板100的边缘有利于简化芯片系统10的布局结构，制造工艺比较简单。
在一些实施例中，如图9和图10所示，所述输入输出芯片104位于任意两个相邻的所述第一功能芯片101之间的空隙内，且所述输入输出芯片104位于所述第二功能芯片102的覆盖范围内；
所述输入输出芯片104与所述第二功能芯片102键合连接，且所述输入输出芯片104还与所述第一基板100键合连接。
在本公开实施例中，如图9所示，任意两个相邻的第一功能芯片101之间的空隙中还具有输入输出芯片104，在垂直于第一基板100表面的方向上，输入输出芯片104还可以在第二功能芯片102的覆盖范围内，从而使得输入输出芯片104在芯片系统10中不占用额外的面积，以提高集成度。如图10所示为图9中AA截面的示意图，输入输出芯片104的上表面可以与第二功能芯片102键合连接，输入输出芯片104的下表面则可以与第一基板100键合连接。可以理解的是，输入输出芯片104与第二功能芯片102及第一基板100的连接方式包括但不限于混合键合、引线、微凸块等。在一些实施例中，根据芯片系统10的布局需要，输入输出芯片104还可以超出第二功能芯片102的覆盖范围。
在一些实施例中，如图11和图12所示，所述输入输出芯片104位于所述第一功能芯片101上所述第二功能芯片102的相邻位置；
所述输入输出芯片104在所述第一基板100上的投影分别与两个相邻的所述第一功能芯片101重叠，且所述输入输出芯片104与所述第一功能芯片101在重叠的区域内键合连接。
在本公开实施例中，如图11所示，输入输出芯片104与第二功能芯片102位于同一层内，且输入输出芯片104位于任一第二功能芯片102的相邻位置，示例性地，输入输出芯片104可以位于两个相邻的第二功能芯片102之间。输入输出芯片104还可以横跨位于其下方的两个第一功能芯片101，即输入输出芯片104在第一基板100上的投影分别与两个相邻的第一功能芯片101重叠，且输入输出芯片104与第一功能芯片101在重叠的区域内键合连接。如此，一方面，输入输出芯片104在芯片系统10中不占用额外的面积；另一方面，输入输出芯片104也可以起到中介层的作用，以增加相邻两个第一功能芯片101之间信号传输的带宽，并在第二功能芯片102失效时，确保相邻两个第一功能芯片101之间的信号传输不受影响，提高芯片系统10的容错率。可以理解的是，输入输出芯片104与第一功能芯片101的连接方式包括但不限于混合键合、引线、微凸块等。
在一些实施例中，如图12所示为图11中AA截面的示意图，输入输出芯片104还可以通过位于其下方相邻两个第一功能芯片101的间隙内的第三互连结构113连接至第一基板100。第三互连结构113可以为金属、掺杂半导体等导电材料，且第三互连结构113的长度可以大于或等于第一功能芯片101的厚度。示例性地，第三互连结构113可以为TMV、TDV、引线等。第三互连结构113可以垂直于第一基板100的表面，也可以为弯曲、倾斜等非垂直结构，可以理解的是，第三互连结构113的长度越短，其信号传输速度越快。
在一些实施例中，至少部分第一功能芯片101还可以具有输入输出功能和转接功能，且第一功能芯片101可以通过第一基板100中如穿硅通孔（Through Silicon Via，TSV）、TMV等互连结构，将芯片系统10中的多个芯片从第一基板100的背面引出，从而与外界系统进行通信。可以理解的是，这里的第一基板100的背面指的是第一基板100远离第一功能芯片101一侧的表面。
在一些实施例中，如图13所示，所述芯片系统10还包括：
第二基板200，覆盖于所述第二功能芯片102和所述输入输出芯片104上；
所述第二基板200与所述输入输出芯片104键合连接，且所述输入输出芯片104与所述第二基板200之间具有输入输出通道114；
所述第二基板200内具有重布线层（Redistribution Layer，RDL）201；所述重布线层201中具有连接所述输入输出芯片104与所述第二基板200表面的信号通道210。
在本公开实施例中，如图13所示，第二基板200覆盖于第二功能芯片102和输入输出芯片104之上，且第二基板200可以与输入输出芯片104键合连接，并形成有输入输出通道114。可以理解的是，为了方便示意，在图13中第二基板200位于第二功能芯片102和输入输出芯片104下方。如此，芯片系统10中的多个芯片可以经由输入输出芯片104以及第二基板200，电性连接至其他外界系统，且第二基板200还可以增加芯片系统10的结构稳定性。可以理解的是，输入输出通道114包括但不限于混合键合、引线、微凸块等。
第二基板200内可以具有重布线层201，重布线层201可以增加芯片系统10中管脚、凸点等结构的布局灵活性，以简化线路设计。重布线层201中具有连接输入输出芯片104与第二基板200中远离第一基板100一侧表面的信号通道210，这里的信号通道210可以为沉积工艺形成的金属线。示例性地，信号通道210可以连接输入输出通道114与第二基板200另一侧表面上的球状引脚栅格阵列（Ball Grid Array，BGA）。
在一些实施例中，如图14至图16所示，所述芯片系统10还包括：
散热结构300，覆盖所述第一功能芯片101和所述第二功能芯片102；
其中，所述散热结构300在覆盖所述第一功能芯片101表面的区域内与所述第一功能芯片101表面接触；所述散热结构300覆盖所述第二功能芯片102表面的区域与所述第二功能芯片102表面接触；所述散热结构300覆盖所述第一功能芯片101之间裸露的所述第一基板100的区域内与所述第一基板100接触。
在本公开实施例中，图14为具有散热结构300的芯片系统10的俯视图，图15和图16分别为图14中AA截面和BB截面的示意图。
散热结构300覆盖于第一功能芯片101和第二功能芯片102之上。散热结构300可以为铜、氮化铝、金刚石复合材料等具有较高热导率和较低热膨胀系数的材料。散热结构300分别与第一功能芯片101和第二功能芯片102的表面接触，且散热结构300还可以通过多个第一功能芯片101之间的间隙与第一基板100接触，以提高芯片系统10的散热效率。在一些实施例中，散热结构300可以为热沉（Heat Sink）。
在一些实施例中，如图15和图16所示，所述散热结构300包括多个凸起结构310；
位于覆盖所述第一功能芯片101的区域内的所述凸起结构310，向所述第一功能芯片101表面延伸并接触所述第一功能芯片101；
位于覆盖所述第一功能芯片101之间裸露的所述第一基板100的区域内的所述凸起结构310，向所述第一基板100延伸并接触所述第一基板100。
在本公开实施例中，散热结构300包括多个凸起结构310，凸起结构310包括但不限于梳状或点阵状。如图15所示，位于覆盖第一功能芯片101且不覆盖第二功能芯片102区域内的凸起结构310可以向下延伸，并接触第一功能芯片101的表面；如图16所示，位于多个第一功能芯片101之间的间隙上方的凸起结构310可以向下延伸，并接触第一基板100的表面。如此，散热结构300可以与芯片系统10中的各个芯片及基板等进行接触，以提高散热效率。
如图17所示，本公开实施例还提供了一种芯片系统40，包括：
第一基板400；
位于所述第一基板400上阵列排布的多个第一功能芯片401；以及
位于所述第一功能芯片401表面上的多个第二功能芯片402；
位于所述第一基板400边缘的多个输入输出芯片404；
其中，每个所述第二功能芯片402在所述第一基板400上的投影分别与至少两个所述第一功能芯片401在所述第一基板400上的投影至少部分重叠；所述第二功能芯片402与至少两个所述第一功能芯片401在重叠的区域内键合连接；键合连接的所述第一功能芯片401与所述第二功能芯片402之间具有多路连接通道；
所述第二功能芯片402中还包括核心模块4021与互连模块4022；其中，互连模块4022位于第二功能芯片402中与第一功能芯片401投影重合的区域；核心模块4021位于第二功能芯片402中除互连模块4022之外的中央区域；
所述阵列排布的多个第一功能芯片401中靠近第一基板400边缘的所述第一功能芯片401与所述输入输出芯片404通过所述第一基板400连接。
在本公开实施例中，芯片系统40可以为适用于并行计算的片上网络（Network OnChip，NOC）等架构。其中，可以通过混合键合工艺，在重叠区域内将第二功能芯片402键合连接至少两个第一功能芯片401，并形成多路连接通道。混合键合工艺所形成的多路连接通道具有良好的传输稳定性和信号完整性，且多路连接通道的间距较小，单位面积上多路连接通道的数量较多，各芯片之间的距离较短，从而在提高芯片系统40集成度的同时，增加了信号传输的速度和带宽。此外，第二功能芯片402还可以起到中介层的作用，使得芯片系统40形成网状的互连结构，并具有良好的容错性和功能拓展性。
在一些实施例中，芯片系统40可以为FPGA，其中，第一功能芯片401可以为FPGA中的CLB；第二功能芯片402中的核心模块4021可以为FPGA中的SB，第二功能芯片402中的互连模块4022可以为FPGA中的CB；而输入输出芯片404则可以为FPGA中的IOB。
在本公开实施例中，芯片系统40为FPGA，FPGA中包括多个CLB，CLB由查找表（LookUp Table，LUT）和寄存器（Register）组成，查找表用于实现组合逻辑功能。FPGA内部的寄存器可配置为具有同步/异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。一个CLB可以由一个查找表和一个寄存器组成，也可以是其他数量的组合方式。CLB可以为位于芯片系统40底部的第一功能芯片401。而FPGA中SB和CB则分别位于第二功能芯片402中的核心模块4021和互连模块4022中，每个第二功能芯片中的一个SB可以通过四个CB，分别连接至下方的四个第一功能芯片401，即CLB。如此，通过SB和CB，可以实现多个CLB之间的通信，并且可以通过选择最佳信号传输路径，以减少通信延迟。此外，单个CLB的失效不会影响整个FPGA系统，增加了FPGA的容错率。FPGA中的IOB可以设置于输入输出芯片404上，从而使得FPGA通过IOB与外界系统进行通信。
在一些实施例中，芯片系统40可以为GPU，其中，第一功能芯片401可以为GPU中的SM；第二功能芯片402中的核心模块4021可以为GPU中的显存芯片，第二功能芯片402中的互连模块4022可以为GPU中的显存控制器；而输入输出芯片404则可以为GPU中的I/O及其他外围电路。
在本公开实施例中，芯片系统40为GPU，GPU中包括多个SM，SM可以是单指令多线程架构的处理器，主要用于进行运算操作，SM可以为位于芯片系统40底部的第一功能芯片401。而GPU中的显存芯片和显存控制器则分别位于第二功能芯片402中的核心模块4021和互连模块4022中，每个第二功能芯片402中的一个显存芯片可以通过四个显存控制器，分别连接至下方的四个第一功能芯片401，即SM。在一些实施例中，SM中还包括一级缓存和寄存器，而SM与显存控制器之间还连接有二级缓存，寄存器可以依次经由一级缓存和二级缓存，连接至显存控制器。这里的一级缓存可以设置在第一功能芯片401中，而二级缓存则可以设置在第二功能芯片402中；或者还可以在第一功能芯片401与第二功能芯片402之间再额外设置一层芯片层，以作为二级缓存。此外，GPU中的I/O及其他外围电路可以设置于输入输出芯片404上，从而使得GPU通过I/O与外界系统进行通信。需要说明的是，本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种芯片系统，其特征在于，所述芯片系统包括：
第一基板；
位于所述第一基板上阵列排布的多个第一功能芯片；以及
位于所述第一功能芯片表面上的多个第二功能芯片；
其中，所述第一功能芯片与所述第二功能芯片具有不同类型的功能；每个所述第二功能芯片在所述第一基板上的投影分别与至少两个所述第一功能芯片在所述第一基板上的投影至少部分重叠；所述第二功能芯片与至少两个所述第一功能芯片在重叠的区域内键合连接；
键合连接的所述第一功能芯片与所述第二功能芯片之间具有多路连接通道；所述多路连接通道被配置为使所述第二功能芯片与至少两个所述第一功能芯片之间具有信号通信。
2.根据权利要求1所述的芯片系统，其特征在于，任意四个两两相邻的所述第一功能芯片与同一个所述第二功能芯片连接。
3.根据权利要求1所述的芯片系统，其特征在于，所述第一功能芯片包括功能模块；
所述第二功能芯片包括至少一个核心模块和多个互连模块；所述互连模块位于所述第二功能芯片中与所述第一功能芯片重叠的区域，所述核心模块位于所述第二功能芯片中除所述互连模块以外的区域。
4.根据权利要求3所述的芯片系统，其特征在于，所述功能模块包括处理器；所述核心模块包括存储器，所述互连模块包括存储控制器。
5.根据权利要求3所述的芯片系统，其特征在于，所述功能模块包括可编程逻辑单元；所述核心模块包括开关单元，所述互连模块包括连接单元。
6.根据权利要求1所述的芯片系统，其特征在于，相邻的所述第一功能芯片之间具有间隙；
所述第二功能芯片在所述间隙所在区域内通过第一互连结构与所述第一基板连接。
7.根据权利要求1所述的芯片系统，其特征在于，所述芯片系统还包括：
位于所述第二功能芯片上，且阵列排布的多个第三功能芯片；
其中，所述第三功能芯片与所述第二功能芯片具有不同类型的功能；每个所述第二功能芯片在所述第一基板上的投影分别与至少两个所述第三功能芯片在所述第一基板上的投影至少部分重叠；所述第二功能芯片与至少两个所述第三功能芯片在重叠的区域内键合连接；
键合连接的所述第三功能芯片与所述第二功能芯片之间具有多路连接通道；所述多路连接通道被配置为使所述第二功能芯片与至少两个所述第三功能芯片之间具有信号通信。
8.根据权利要求7所述的芯片系统，其特征在于，所述第三功能芯片在所述第一基板上的投影与所述第一功能芯片在所述第一基板上的投影重叠；
所述第三功能芯片与所述第一功能芯片之间具有第二互连结构。
9.根据权利要求1所述的芯片系统，其特征在于，所述芯片系统还包括：
位于所述第二功能芯片上，且阵列排布的多个第三功能芯片；
其中，所述第三功能芯片与所述第二功能芯片具有不同类型的功能；每个所述第三功能芯片在所述第一基板上的投影分别与至少两个所述第二功能芯片在所述第一基板上的投影至少部分重叠；所述第三功能芯片与至少两个所述第二功能芯片在重叠的区域内键合连接；
键合连接的所述第三功能芯片与所述第二功能芯片之间具有多路连接通道；所述多路连接通道被配置为使所述第三功能芯片与至少两个所述第二功能芯片之间具有信号通信。
10.根据权利要求1所述的芯片系统，其特征在于，所述芯片系统还包括：
多个输入输出芯片；
任意一个所述输入输出芯片至少与一个所述第一功能芯片或所述第二功能芯片连接。
11.根据权利要求10所述的芯片系统，其特征在于，所述输入输出芯片位于所述第一基板的边缘；所述阵列排布的多个第一功能芯片中靠近第一基板边缘的所述第一功能芯片与所述输入输出芯片通过所述第一基板连接。
12.根据权利要求10所述的芯片系统，其特征在于，所述输入输出芯片位于任意两个相邻的所述第一功能芯片之间的空隙内，且所述输入输出芯片位于所述第二功能芯片的覆盖范围内；
所述输入输出芯片与所述第二功能芯片键合连接，且所述输入输出芯片还与所述第一基板键合连接。
13.根据权利要求10所述的芯片系统，其特征在于，所述输入输出芯片位于所述第一功能芯片上所述第二功能芯片的相邻位置；
所述输入输出芯片在所述第一基板上的投影分别与两个相邻的所述第一功能芯片重叠，且所述输入输出芯片与所述第一功能芯片在重叠的区域内键合连接。
14.根据权利要求13所述的芯片系统，其特征在于，所述芯片系统还包括：
第二基板，覆盖于所述第二功能芯片和所述输入输出芯片上；
所述第二基板与所述输入输出芯片键合连接，且所述输入输出芯片与所述第二基板之间具有输入输出通道；
所述第二基板内具有重布线层；所述重布线层中具有连接所述输入输出芯片与所述第二基板表面的信号通道。
15.根据权利要求1所述的芯片系统，其特征在于，所述芯片系统还包括：
散热结构，覆盖所述第一功能芯片和所述第二功能芯片；
其中，所述散热结构在覆盖所述第一功能芯片表面的区域内与所述第一功能芯片表面接触；所述散热结构覆盖所述第二功能芯片表面的区域与所述第二功能芯片表面接触；所述散热结构覆盖所述第一功能芯片之间裸露的所述第一基板的区域内与所述第一基板接触。
16.根据权利要求15所述的芯片系统，其特征在于，所述散热结构包括多个凸起结构；
位于覆盖所述第一功能芯片的区域内的所述凸起结构，向所述第一功能芯片表面延伸并接触所述第一功能芯片；
位于覆盖所述第一功能芯片之间裸露的所述第一基板的区域内的所述凸起结构，向所述第一基板延伸并接触所述第一基板。
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