KR20210082131A - 칩 패키징 구조 및 전자 기기 - Google Patents

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KR20210082131A
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KR
South Korea
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chip
pin group
packaging
substrate
semiconductor substrate
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KR1020210076851A
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정후이 우
창하이 구
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베이징 바이두 넷컴 사이언스 앤 테크놀로지 코., 엘티디.
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Abstract

본 출원은 칩 패키징 구조 및 전자 기기를 공개하고, 인공지능 칩 기술 분야에 관한 것이다. 구체적으로, 패키징 기판 상에 반도체 기판이 설치되고, 반도체 기판 상에 제1 핀 그룹과 제2 핀 그룹이 설치된다, 그리고 제1 핀 그룹과 제2 핀 그룹은 연결층 상의 복수의 연결 채널을 통해 연결된다, 반도체 기판 상에 설치된 제1 칩의 제3 핀 그룹은 제1 핀 그룹에 서로 연결되고, 반도체 기판 상에 설치된 제2 칩의 제4 핀 그룹은 제2 핀 그룹에 서로 연결된다, 제1 핀 그룹과 제2 핀 그룹가 연결되어 있으며 제1 칩의 제3 핀 그룹과 제2 칩의 제4 핀 그룹가 연결된다, 따라서 제1 칩과 제2 칩가 서로 연결된다, 이러므로 기존 패키징 기술에서 칩을 패키징 기판 상에 패키징하는 칩 간의 상호 연결을 구현하기 어려운 기술적 문제를 해결되었다.

Description

칩 패키징 구조 및 전자 기기{CHIP PACKAGING STRUCTURE AND ELECTRONIC DEVICE}
본 출원의 실시예는 전체적으로 전자 기기 분야에 관한 것이고, 더 구체적으로 인공지능 칩 기술 분야에 관한 것이다.
AI 가속기 또는 컴퓨트 카드로도 알려진 인공지능(Artificial Intelligence, AI) 칩은 인공지능 응용 프로그램에서 많은 컴퓨팅 작업을 처리하는 데 특별히 사용되는 모듈이다.
전자 기술의 발달로 전자 기기의 업그레이드가 점점 빨라지고 있으며 전자 기기에 사용되는 칩에 대한 시장의 요구가 점점 더 높아지고 있다. 현재, 칩 패키징을 위해 일반적으로 필요한 칩을 패키징 기판에 직접 장착되어 여러 칩의 모듈화를 구현 하고 있다. 그러나 칩을 패키징 기판 위에 패키징하면 칩 간의 상호 연결을 구현하기 어렵다.
본 출원은 칩 패키징 구조 및 전자 기기를 제공한다.
제1 측면에 따르면, 칩 패키징 구조를 제공하고, 상기 칩 패키징 구조는,
패키징 기판;
패키징 기판 상에 설치된 반도체 기판; 상기 반도체 기판 상에 설치된 제1 칩과 제2 칩;을 포함하고, 상기 반도체 기판은:
반도체 기판 상에 설치된 제1 핀 그룹과 제2 핀 그룹, 및
제1 핀 그룹과 제2 핀 그룹 사이에 연결되는 연결층을 포함하고, 상기 연결층은 복수의 연결 채널을 가지며, 상기 제1 핀 그룹과 상기 제2 핀 그룹은 상기 복수의 연결 채널을 통해 서로 연결되고,
상기 제1 칩은 제3 핀 그룹을 가지고, 상기 제2 칩은 제 4 핀 그룹을 가지고, 상기 제3 핀 그룹은 각각 상기 제1 핀 그룹에 연결되고, 상기 제4 핀 그룹은 각각 상기 제2 핀 그룹에 연결된다.
제2 측면에 따르면, 전자 기기가 제공된다, 상기 전자 기기는 상기 제1 측면의 실시예에 따른 칩 패키징 구조를 포함한다.
본 출원에서 제공되는 칩 패키징 구조 및 전자 기기는 다음과 같은 유익한 효과를 갖고있다:
패키징 기판 상에 반도체 기판이 설치되고, 반도체 기판 상에 제1 핀 그룹과 제2 핀 그룹이 설치된다, 그리고 제1 핀 그룹과 제2 핀 그룹은 연결층 상의 복수의 연결 채널을 통해 연결된다, 반도체 기판 상에 설치된 제1 칩의 제3 핀 그룹은 제1 핀 그룹에 서로 연결되고, 반도체 기판 상에 설치된 제2 칩의 제4 핀 그룹은 제2 핀 그룹에 서로 연결된다, 제1 핀 그룹과 제2 핀 그룹가 연결되어 있으며 제1 칩의 제3 핀 그룹과 제2 칩의 제4 핀 그룹가 연결된다, 따라서 제1 칩과 제2 칩가 서로 연결된다, 이러므로 기존 패키징 기술에서 칩을 패키징 기판 상에 패키징하는 칩 간의 상호 연결을 구현하기 어려운 기술적 문제가 해결되었다.
이해해야 하는 것은 이 섹션에서 설명된 내용은 본 출원의 공개된 실시예들의 핵심 또는 중요한 특징들을 식별하기위한 것이 아니며, 본 출원 내용의 범위를 제한하려는 의도가 아니다. 본 출원 내용의 다른 특징은 이하 설명에서 더 명확해지어 이해하기 쉬워진다.
첨부된 도면은 본 출원을 더 용이하게 이해하기 위한 것으로 본 출원을 제한하지 않은다. 여기서:
도 1은 본 출원의 제1 실시예에 따른 칩 패키징 구조의 구조 개략도이다.
도 2는 본 출원의 제2 실시예에 따른 칩 패키징 구조의 구조 개략도이다.
도 3은 본 출원의 구체적인 실시예의 칩 패키징 구조의 예시도이다.
이하에서는 첨부된 도면을 참조하여 본 출원의 예시적인 실시예를 설명하며, 이해를 용이하게하기 위해 본 출원의 실시예들의 다양한 세부 사항을 포함하며, 단지 예시적인 것으로 이해해야한다. 따라서, 당업자는 본 출원의 범위 및 사상을 벗어나지 않고 여기에 설명된 실시예에 대해 다양한 변경 및 수정이 이루어질 수 있음을 인식해야한다. 마찬가지로, 이하의 설명에서는 명확성과 간결성을 위해 잘 알려진 기능 및 구조에 대한 설명은 생략한다.
이하, 도면을 참조하여 본 출원의 칩 패키징 구조 및 전자 기기를 설명한다.
칩 패키징 기술에서 2D 패키징 공정은 기능이 다른 능동 전자 부품과 수동 소자, 예를 들어 미세전자제어기술(Micro Electromechanical System, MEMS), 광학 소자 등 기타 소자를 조립하여 특정 기능을 가진 단일 표준 패키지를 구현하여 하나의 시스템 또는 하위 시스템을 형성한다. 2D 패키징 공정은 패키징 정확도에 대한 요구가 낮고 패키징 기술 문제가 적다는 특징이 있으며, 2D 패키징 공정을 통해 획득하는 패키지 크기는 상대적으로 크다.
무어의 법칙은 칩 성능 향상에 대한 요구를 제시하였으며, 18-24개월 마다 칩 크기가 절반으로 줄어들고 성능이 두 배로 증가될 것이라고 지적하였다. 전자 기술과 인터넷 기술의 지속적인 발전으로 시장은 빅 데이터 및 인공 지능 등의 요구를 만족시키기 위해 고성능, 저전력, 소형 및 저지연 칩 제품을 필요한다. 그러나 2D 패키징 공정은 패키징 기판을 사용하고 필요한 칩(즉, 전자 부품)을 패키징 기판에 직접 설치하기 때문에 칩 간의 상호 연결을 구현하기 어렵고, 수만 개 이상의 트랜지스터를 포함한 설계의 경우 2D 패키징 공정을 통해 획득하는 칩 크기가 점점 커지고 신호 전송 지연이 점점 높아지고 있으며 칩의 고밀도 및 저전력 소비 같은 설계 요구를 만족할 수 없다. 따라서 기존 2D 패키징 공정은 무어의 법칙의 고성능 및 소형 요구를 만족할 수 없다.
상기 문제에 대응하여, 본 출원은 칩 패키징 구조를 개시한다, 패키징 기판 상에 반도체 기판이 설치되고, 반도체 기판 상에 제1 핀 그룹과 제2 핀 그룹이 설치된다, 그리고 제1 핀 그룹과 제2 핀 그룹은 연결층 상의 복수의 연결 채널을 통해 연결된다, 반도체 기판 상에 설치된 제1 칩의 제3 핀 그룹은 제1 핀 그룹에 서로 연결되고, 반도체 기판 상에 설치된 제2 칩의 제4 핀 그룹은 제2 핀 그룹에 서로 연결된다, 제1 핀 그룹과 제2 핀 그룹가 연결되어 있으며 제1 칩의 제3 핀 그룹과 제2 칩의 제4 핀 그룹가 연결된다, 따라서 제1 칩과 제2 칩가 서로 연결된다. 또한 제1 칩과 제2 칩은 동일한 반도체 기판에 설치되고 서로 연결되어 있으므로 두 칩 사이의 거리가 짧아지므로 신호 전송 시간이 단축되고 신호 전송 지연 시간이 짧아진다, 그리고 짧은 지연 시간은 신호 전송 속도가 상대적으로 빠르다는 것을 의미하며 전체 링크의 처리량이 상대적으로 커지며 신호 대역폭이 더 높아진다. 또한, 본 출원의 칩 패키징 구조가 복수의 반도체 기판을 포함하는 경우, 복수의 반도체 기판을 중첩 및 연결할 수 있어 제한된 공간에서 칩에 대한 고밀도 패키징 요건을 만족하고 패키징 면적을 절약하며 패키징 크기를 줄이수있다. 따라서 본 출원에서 제공하는 칩 패키징 구조는 무어의 법칙의 고성능 및 소형 요구를 만족할 수 있다.
도 1은 본 출원의 제1 실시예에 따른 칩 패키징 구조의 개략도이다. 도 1에 도시된 바와 같이, 칩 패키징 구조(10)는 패키징 기판(110), 패키징 기판(110) 상에 설치된 반도체 기판(120), 및 반도체 기판(120) 상에 설치된 제1 칩(130) 및 제2 칩(140)을 포함한다.
도 1에 도시된 바와 같이, 반도체 기판(120) 상에는 각각 제1 핀 그룹과 제2 핀 그룹 인 두 그룹의 핀이 제공된다. 반도체 기판(120) 상에는 제1 핀 그룹과 제2 핀 그룹 사이에 연결된 연결층을 더 포함하고, 당해 연결층은 복수의 연결 채널을 가지며, 제1 핀 그룹과 제2 핀 그룹은 복수의 연결 채널을 통해 서로 연결된다.
본 실시예에서, 반도체 기판(120) 상에 설치된 제1 칩(130)은 제3 핀 그룹(도 1에 도시되지 않음)을 가지고, 반도체 기판(120) 상에 설치된 제2 칩(140)은 제4 핀 그룹(도 1에 도시되지 않음)을 가지며, 제3 핀 그룹은 각각 제1 핀 그룹에 연결되고, 제4 핀 그룹은 각각 제2 핀 그룹에 연결된다. 반도체 기판(120) 상의 제1 핀 그룹과 제2 핀 그룹은 연결되어, 제3 핀 그룹은 각각 제1 핀 그룹에 서로 연결되고, 제4 핀 그룹은 각각 제2 핀 그룹에 서로 연결된다, 따라서 제3 핀 그룹과 제4 핀 그룹 사이가 연결되어 제1 칩과 제2 칩가 서로 연결된다.
제1 칩(130)과 제2 칩(140)은 동일한 반도체 기판(120)에 설치되고 서로 연결되어 있으므로 제1 칩(130)과 제2 칩(140) 사이의 통신 거리가 짧아지고, 한 칩에서 출력한 신호가 빠르게 다른 칩에 전송될 수 있으며 신호 전송 시간이 단축되고 신호 전송 지연 시간이 짧아진다, 그리고 짧은 지연 시간은 신호 전송 속도가 상대적으로 빠르다는 것을 의미하며 전체 링크의 처리량이 상대적으로 커지며 신호 대역폭이 더 높아진다. 그러므로, 본 출원 실시예의 칩 패키징 구조는 전통적인 2D 패키징 공정을 통해 획득하는 패키지와 비교하여 칩 간의 상호 연결을 구현할 뿐만 아니라 시간 지연을 줄이고 에너지 소비를 절약하고 대역폭도 상대적으로 더 높다.
도 1에서는 제1 칩과 제2 칩이 반도체 기판 상에 설치된 상황을 예로 들어 본 출원을 설명하고, 본 출원에 대한 제한으로 사용될 수 없음에 유의해야 한다. 실제 응용에서, 복수의 칩의 상호 연결을 구현하기 위해 복수의 칩이 수요에 따라 반도체 기판 상에 설치될 수 있다.
또한, 도 1에서는 칩 패키지 구조가 하나의 반도체 기판을 포함하는 상황을 본 출원을 설명하기 위한 일례로서 만이 제공되며, 본 출원에 대한 제한으로 사용될 수 없음에 유의해야한다. 실제 응용에서, 수요에 따라 복수의 반도체 기판이 설치될 수 있고, 복수의 칩이 각 반도체 기판 상에 설치될 수 있고, 복수의 반도체 기판 사이는 칩 공정의 재 배선층 기술로 연결되어 복수의 반도체 기판 사이의 상호 연결을 구현할 수 있다. 재 배선층 기술은 웨이퍼 표면에 금속층과 유전체층을 증착하고 상응한 금속 배선 패턴을 형성하여 칩의 입력 및 출력 포트를 다시 설치하고 이를 새롭고 피치 자리가 더 널찍한 영역에 설치한다. 재 배선층 기술을 사용하여 복수의 반도체 기판을 연결함으로써 복수의 반도체 기판 사이는 블록 처럼 쌓을 수 있어 제한된 공간에서 칩의 고밀도 패키징 요구를 만족하여 패키징 면적을 절약하고, 패키징 크기를 줄이고, 따라서 칩 패키징 구조의 소형 및 고밀도 설계를 구현할 수 있다.
본 출원의 실시예에서 패키징 기판(110)은 솔더볼 어레이 패키지(Ball Grid Array, BGA) 기판, 다중칩 모듈(Multichip Module, MCM) 기판 등일 수 있으나 이에 제한되지 않는다.
본 출원 실시예의 가능한 구현 방식에서, 패키징 기판(110)은 세라믹 기판일 수 있다.
세라믹 기판은 고온에서 동박을 알루미나 또는 질화 알루미늄 세라믹 기판의 표면에 직접 본딩한 특수 공정 기판으로 전기 절연 성능이 우수하고 열전도율이 높으며 접착 강도가 높고 전류 운반 능력이 크다. 따라서, 본 출원의 실시예에서, 세라믹 기판을 패키징 기판으로 하여 반도체 기판을 적재함으로써, 반도체 기판을 세라믹 기판에 견고하게 부착할 수 있고, 칩 패키징 구조의 열전도율 및 전기 절연 성능이 개선될 수 있고 칩 패키징 구조의 가용성이 개선된다.
본 출원의 실시예에서, 패키징 기판(110)과 반도체 기판(120) 사이의 연결은 전통적인 연결 방식으로 구현될 수 있고, 현재의 성숙된 패키징 공정을 통해 패키징할 수 있으며 패키징의 어려움을 줄이고 패키징 성공율을 향상시킬 수 있다.
본 출원 실시예의 가능한 구현 방식에서, 제3 핀 그룹은 각각 복수의 제1 금속볼을 통해 제1 핀 그룹에 연결되고, 제4 핀 그룹은 각각 복수의 제2 금속볼을 통해 제2 핀 그룹에 연결된다.
예를 들어, 제3 핀 그룹의 각 핀은 하나의 제1 금속볼을 통하여 제1 핀 그룹의 대응하는 하나의 핀에 서로 연결되고, 제4 핀 그룹의 각 핀은 하나의 제2 금속볼을 통하여 제2 핀 그룹의 대응하는 하나의 핀에 서로 연결된다.
제1 금속볼을 통해 제3 핀 그룹과 제1 핀 그룹을 연결하고 제2 금속볼을 통해 제4 핀 그룹과 제2 핀 그룹을 연결하여 핀 간의 상호 연결을 구현할 뿐만 아니라 칩 간의 상호 연결도 구현되고 또한 핀 간의 연결의 융통성도 향상된다.
본 출원의 실시예에서, 제1 금속볼과 제2 금속볼의 재료는 동일하거나 상이할 수 있다. 예를 들어, 제1 금속볼이 은이고, 제2 금속볼이 주석 일 수 있고, 또는 제1 금속볼과 제2 금속볼은 모두 은 또는 주석 일 수 있다.
본 출원 실시예의 가능한 구현 방식에서, 복수의 제1 금속볼과 복수의 제2 금속볼은 주석 일 수 있다. 예를 들어 체적이 작은 주석 볼을 제1 금속볼과 제2 금속볼로 하여 각각 제1 핀 그룹과 제3 핀 그룹, 제2 핀 그룹과 제4 핀 그룹을 연결할 수 있다. 체적이 작은 주석 볼을 사용하기 때문에 제1 칩(130)과 제2 칩(140)은 반도체 기판(120)과의 간격이 작아, 칩과 반도체 기판 사이의 연결 밀도가 증가된다. 또한, 금속 주석의 융점이 상대적으로 낮기 때문에 주석으로 칩과 반도체 기판을 연결할 때 솔더링 과정에서 반도체 기판(120)이 손상되는 것을 방지할 수 있다.
본 출원 실시예의 가능한 구현 방식에서, 반도체 기판(120)은 칩 공정을 통해 형성될 수 있고, 연결층의 복수의 연결 채널은 배선 공정을 통해 형성될 수 있다.
칩 공정 과정은 칩 설계, 회로판 제조, 패키징 제조 및 테스트를 포함한다. 칩 설계는 실제 설계 요구에 따라 칩 패턴을 생성하는 것이고; 회로판 제조는 웨이퍼 제조, 웨이퍼 코팅, 웨이퍼 포토리소그래피와 에칭, 불순물 도핑 및 웨이퍼 테스트를 포함하고; 패키징 제조 부분에서는 완성된 웨이퍼를 고정하고 핀을 묶고 수요에 따라 다양한 포장 형태를 만들고, 마지막으로 패키징된 칩을 테스트하여 불량품을 제거하고 칩 생산을 완료한다.
본 출원에서는 칩 공정에 의해 반도체 기판을 형성하여 반도체 기판의 제조 공정을 단순화하고, 배선 공정에 의해 복수의 연결 채널을 형성하여 반도체 기판을 통한 칩 간의 상호 연결을 구현하기 위한 조건을 제공한다.
본 출원 실시예의 가능한 구현 방식에서, 반도체 기판(120)에 사용되는 재료는 실리콘 일 수 있다, 즉 실리콘 기판이 제1 칩(130)과 제2 칩(140)을 적재하는 캐리어로 사용된다. 본 실시예에서 실리콘 기판은 표준 디지털 칩 생산 공정을 통해 제조될 수 있으며, 다른 칩의 제조과 달리 실리콘 기판은 표준 디지털 칩 생산 공정에서 제한된 몇개의 금속층만을 사용하여 제조될 수 있다, 즉 실리콘 웨이퍼의 외층에 적은 수의 금도금과 같은 금속층을 도금함으로써, 수명이 긴 실리콘 기판을 얻을 수 있으며, 제조 공정이 간단하고 비용이 저렴하다. 실리콘 기판은 칩 생산 공정을 사용하여 제조되기 때문에 실리콘 기판의 권선 자원이 매우 풍부하고 복수의 인터페이스를 미리 남길 수 있어 복수의 칩 확장에 도움이 되므로 실리콘 기판 상에 복수의 칩을 확장하고 칩의 상호 연결을 구현할 수 있어, 칩의 밀도를 높이고 비용을 절감할 수 있다.
패키징된 칩은 사용 중에 열을 발생할 수 있으며, 방열 능력이 좋지 않으면 칩이 손상될 수 있으므로, 본 출원 실시예의 가능한 구현 방식에서 칩 패키징 구조(10)는 방열층(도 1에 도시되지 않음)을 포함할 수 있고, 상기 방열층은 제1 칩(130)과 제2 칩(140)을 커버한다. 따라서, 칩 패키징 구조에서 제1 칩(130)과 제2 칩(140)을 커버하는 방열층을 제공함으로써 칩의 방열이 용이하여 칩의 수명을 연장할 수 있다.
나아가, 본 출원 실시예의 가능한 구현 방식에서, 방열층은 방열 접착제 일 수 있다. 방열 접착제는 열전도율이 높은 장점이 있으므로 방열 접착제를 방열층으로 하여 제1 칩과 제2 칩을 덮어서 칩 패키징 구조의 방열 효율을 향상시킬 수 있고, 칩의 사용 용이성을 개선할 수 있다.
도 2는 본 출원의 제2 실시예에 따른 칩 패키징 구조의 개략도이다. 도 2에 도시된 바와 같이, 도 1에 도시된 실시예에 기초하여 칩 패키징 구조(10)는,
패키징 기판(110)을 커버하는 패키징 케이스(150)과 패키징 케이스(150)에 채워진 충전매체를 더 포함한다.
도 2에서 회색 음영 영역은 충전매체를 나타내고, 충전매체는 패키징 케이스(150)과 패키징 기판(110) 사이의 영역을 채우는 데 사용되며, 이는 칩 패키징 구조의 내압성을 향상시키고 과도한 압력으로 인해 패키징 기판(110) 상에 있는 반도체 기판(120)의 손상을 방지한다.
본 실시예에서 패키징 케이스(150)는 금속 철로 만들어 질 수 있으며, 제조된 패키징 케이스(150)는 열전도 효율을 향상시키기 위해 더 얇아 질 수 있다.
본 출원의 실시예에서, 패키징 케이스로 패키징 기판을 덮고 패키징 케이스 내에 충전매체를 충전함으로써, 설치 및 사용 과정에서 칩 패키징 구조의 내압성을 향상할 수 있다.
도 3은 본 출원의 구체적인 실시예의 칩 패키징 구조의 예시도이다. 이 실시예에서 제1 칩은 주문형 집적 회로(Application Specific Integrated Circuits, ASIC)이고 제2 칩은 고 대역폭 메모리(High Bandwidth Memory, HBM)이다. 도 3에서 점선으로 둘러싸인 영역은 실리콘 기판이고, 실리콘 기판 상의 흰색 스트립은 본 출원 실시예의 핀이고, ASIC과 HBM는 핀을 통해 실리콘 기판에 장착되어 있고 ASIC과 HBM 간의 상호 연결은 실리콘 기판을 통하여 구현된다. 연결시 ASIC과 HBM는 소형 주석 볼을 사용하여 실리콘 기판에 연결되어 칩과 실리콘 기판 간의 연결 밀도를 높이고 공간 점유를 줄일 수 있다. 도 3에서 패키징 기판의 흰색 스트립은 바이어 홀이고 실리콘 기판과 패키징 기판은 주석을 사용하여 바이어 홀을 통해 연결될 수 있으므로 실리콘 기판을 패키징 기판 상에 패키징할 수 있고, 패키징 기판 아래에 있는 주석 볼은 다른 기판에 서로 연결하는 데 사용할 수 있다. 도 3에 도시된 바와 같이 실리콘 기판을 열전도율이 높은 방열 접착제로 덮어 방열 효율을 높이고, 또한 패키징 커버(즉, 본 출원 실시예의 패키징 케이스)를 사용하여 패키징 기판을 덮고 패키징 커버는 초박형 철 커버를 사용하여 열전도 효율을 향상시킬 뿐만 아니라 설치 및 사용 중에 칩의 내압성도 향상시킬 수 있다.
설명 해야하는 것은 실제 제조된 칩 패키징 구조에서 실리콘 기판의 핀, 실리콘 기판과 패키징 기판 사이의 바이어 홀, 패키징 기판 아래의 주석 볼은 도면에어 보이지 않음, 도 3은 칩 패키징 구조의 구성을 편의하게 이해하기 위해 도시 한 뿐이고 볼 발명에 대해 제한 되지 않은다.
본 출원의 실시예에 따르면, 본 출원은 전자 기기도 제공된다. 당해 전자 기기는 상기 실시예에 따른 칩 패키징 구조를 포함한다.
이해해야 하는 것은 위에 표시된 다양한 형태의 프로세스를 사용할 수 있음, 단계 재정렬, 추가 또는 삭제를 할 수 있다. 예를 들어, 본 명세서에서 설명된 각 단계들은 본 출원의 기술 방안에 따른 기대한 결과만 얻을 수 있으면 병렬로, 순차적으로 또는 다른 순서로 실행될 수 있으며, 이는 여기에 제한되지 않는다.
위의 특정 실시 방식 들은 본 출원의 보호 범위에 대한 제한을 구성하지 않는다. 본 출원이 소속된 기술분야의 일반 지식을 장악한 당업자라면 본 출원의 설계 요건 및 기타 요인에 따라 다양한 수정, 조합, 하위 조합 및 대체가 이루어질 수 있음을 이해해야 한다. 본 출원의 정신과 원칙 내에서 이루어진 모든 수정, 동등한 대체 및 개선은 본 출원의 보호 범위에 포함한다.

Claims (10)

  1. 칩 패키징 구조에 있어서,
    패키징 기판;
    상기 패키징 기판 상에 설치된 반도체 기판 및
    상기 반도체 기판 상에 설치된 제1 칩과 제2 칩;을 포함하고,
    상기 반도체 기판은,
    상기 반도체 기판 상에 설치된 제1 핀 그룹과 제2 핀 그룹; 및
    상기 제1 핀 그룹과 상기 제2 핀 그룹 사이에 연결되는 연결층을 포함하고, 상기 연결층은 복수의 연결 채널을 가지며, 상기 제1 핀 그룹과 상기 제2 핀 그룹 사이는 상기 복수의 연결 채널을 통해 서로 연결되고,
    상기 제1 칩은 제3 핀 그룹을 가지고, 상기 제2 칩은 제 4 핀 그룹을 가지고, 상기 제3 핀 그룹은 각각 상기 제1 핀 그룹에 연결되고, 상기 제4 핀 그룹은 각각 상기 제2 핀 그룹에 연결되는 것,
    을 특징으로 하는 칩 패키징 구조.
  2. 제1항에 있어서,
    상기 제3 핀 그룹은 각각 복수의 제1 금속볼을 통해 상기 제1 핀 그룹에 연결되고, 상기 제4 핀 그룹은 각각 복수의 제2 금속볼을 통해 상기 제2 핀 그룹에 연결되는 것,
    을 특징으로 하는 칩 패키징 구조.
  3. 제2항에 있어서,
    상기 제1 금속볼과 상기 제2 금속볼은 주석 인 것,
    을 특징으로 하는 칩 패키징 구조.
  4. 제1항에 있어서,
    상기 반도체 기판은 실리콘 인 것,
    을 특징으로 하는 칩 패키징 구조.
  5. 제1항에 있어서,
    상기 제1 칩과 상기 제2 칩을 커버하는 방열층을 더 포함하는 것,
    을 특징으로 하는 칩 패키징 구조.
  6. 제5항에 있어서,
    상기 방열층은 방열 접착제 인 것,
    을 특징으로 하는 칩 패키징 구조.
  7. 제1항에 있어서,
    상기 반도체 기판은 칩 공정을 통해 형성되고, 상기 복수의 연결 채널은 배선 공정을 통해 형성된 것,
    을 특징으로 하는 칩 패키징 구조.
  8. 제1항에 있어서,
    상기 패키징 기판을 커버하는 패키징 케이스; 및
    상기 패키징 케이스에 채워진 충전매체를 더 포함하는 것,
    을 특징으로 하는 칩 패키징 구조.
  9. 제1항에 있어서,
    상기 패키징 기판은 세라믹 기판 인 것,
    을 특징으로 하는 칩 패키징 구조.
  10. 전자 기기에 있어서,
    제1항 내지 제9항 중 어느 한 항의 칩 패키징 구조를 포함하는 것,
    을 특징으로 하는 전자 기기.


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