JP2021119630A - チップパッケージ構造及び電子機器 - Google Patents

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substrate
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ジェンフイ ウー，
Zhenghui Wu
ジェンフイ ウー，
カンハイ グー，
Canghai Gu
カンハイ グー，
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Beijing Baidu Netcom Science and Technology Co Ltd
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Abstract

【課題】パッケージ基板上にチップをパッケージする際に、チップ間の相互接続を実現したチップパッケージ構造及び電子機器を提供する。【解決手段】チップパッケージ構造であって、パッケージ基板１１０上に半導体基板１２０を配置し、半導体基板１２０に第１グループのピンと第２グループのピンとを配置し、第１グループのピンと第２グループのピンとを接続層の複数の接続チャンネルを介して接続することにより、半導体基板１２０上に配置された第１のチップ１３０が有する第３グループのピンが第１グループのピンに接続され、半導体基板１２０上に配置された第２のチップ１４０が有する第４グループのピンが第２グループのピンに接続され、第１グループのピンと第２グループのピンとが接続されているため、第１のチップの第３グループのピンと第２のチップの第４グループのピンとが接続され、第１のチップ１３０と、第２のチップ１４０と、が相互接続する。【選択図】図１

Description

本開示の実施例は、電子機器の技術分野に関し、より具体的には、人工知能チップの技術分野に関する。
人工知能（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ，ＡＩ）チップは、ＡＩアクセラレータ又は計算カードとも呼ばれ、人工知能アプリケーションにおける大量の計算タスクを処理するための専用のモジュールである。
電子技術の発展に伴い、電子機器のアップグレードがますます速くなり、電子機器内部に使用されるチップに対する市場の要求もますます高まっている。現在、チップのパッケージについては、必要なチップをパッケージ基板上に直接取り付け、マルチチップのモジュール化を実現しているのが一般的である。しかしながら、パッケージ基板上にチップをパッケージすることが、チップ間の相互接続を実現することが難しい。
本出願は、チップパッケージ構造及び電子機器を提供する。
本出願の第１の態様では、パッケージ基板と、前記パッケージ基板上に配置された半導体基板と、前記半導体基板上に配置された第１のチップ及び第２のチップと、を備え、前記半導体基板が、前記半導体基板上に配置された第１グループのピン及び第２グループのピンと、前記第１グループのピンと前記第２グループのピンとの間に接続された接続層とを備え、前記接続層が、複数の接続チャンネルを有し、前記第１グループのピンと前記第２グループのピンとが、複数の接続チャンネルを介して接続されており、前記第１のチップが、第３グループのピンを有し、前記第２のチップが、第４グループのピンを有し、前記第３グループのピンが、それぞれ前記第１グループのピンに接続され、前記第４グループのピンが、それぞれ前記第２グループのピンに接続されているチップパッケージ構造が提供される。
本出願の第２の態様では、前述した第１態様に記載のチップパッケージ構造を備える電子機器が提供される。
本出願に係るチップパッケージ構造及び電子機器は、以下の有益な効果を奏する。
パッケージ基板上に半導体基板を配置し、半導体基板上に第１グループのピンと第２グループのピンとを配置し、第１グループのピンと第２グループのピンとを、接続層の複数の接続チャンネルを介して接続することにより、半導体基板上に配置された第１のチップが有する第３グループのピンが第１グループのピンに接続され、半導体基板上に配置された第２のチップが有する第４グループのピンが第２グループのピンに接続され、第１グループのピンと第２グループのピンとが接続されているため、第１のチップの第３グループのピンと第２のチップの第４グループのピンとが接続され、これにより、第１のチップと第２のチップとの相互接続が実現され、従来のパッケージ技術においてパッケージ基板上にチップをパッケージする際に、チップ間の相互接続を実現することが難しいという技術的課題が解決される。
なお、本発明の発明概要に記載された内容は、本開示の実施例の肝心な特徴又は重要な特徴を限定することを意図しておらず、本開示の範囲を限定することも意図していない。本開示の他の特徴は、以下の説明により理解されやすくなる。
図面は、本技術案がよりよく理解されるためのものであり、本出願を限定するものではない。
本出願の第１実施例に係るチップパッケージ構造の概略構成図である。 本出願の第２実施例に係るチップパッケージ構造の概略構成図である。 本出願の具体的な一実施例に係るチップパッケージ構造の一例を示す図である。
以下、本出願の例示的な実施例を、図面を参照して説明し、理解を容易にするためにその中には本出願の実施例の様々な詳細を含んでおり、それらは単なる例示するものと見なされるべきである。したがって、当業者は、本出願の範囲及び趣旨から逸脱することなく、ここで説明される実施例に対して様々な変更と修正を行うことができることを理解すべきである。同様に、明確及び簡潔するために、以下の説明では、周知の機能及び構成の説明を省略する。
本出願のチップパッケージ構造及び電子機器について、図面を参照しながら以下に説明する。
チップパッケージ技術において、２Ｄパッケージプロセスは、異なる機能を有するアクティブ電子コンポーネント、パッシブコンポーネント、及び微小電気機械システム(Ｍｉｃｒｏ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ，ＭＥＭＳ)、光学コンポーネントなどの他のコンポーネントを組み合わせて、一定の機能を有する単一の標準パッケージを実現し、一つのシステム又はサブシステムを形成する。２Ｄパッケージプロセスには、パッケージ精度要求が低く、パッケージ技術的課題が少ないという特徴があり、２Ｄパッケージプロセスによって得られたパッケージのサイズは比較的大きい。
ムーアの法則は、「１８〜２４ヶ月ごとに、チップのサイズが、半分に縮小され、性能が２倍に向上する」というチップの性能向上に対する要件を提出した。電子技術及びインターネット技術の発展に伴い、市場においてビッグデータや人工知能などの要件を満たすために、高性能、低消費電力、小型、低時間遅延のチップ製品を必要としている。しかしながら、２Ｄパッケージプロセスでは、パッケージ基板を採用し、必要なチップ（すなわち、電子コンポーネント）をパッケージ基板上に直接に置くため、チップ間の相互接続を実現することが難しい。また、数万以上のトランジスタを必要とする設計について、２Ｄパッケージプロセスで得られるチップのサイズはますます大きくなり、信号伝送の時間遅延もますます高くなり、チップの高密度、低消費電力の設計要件を満たすことができない。したがって、従来の２Ｄパッケージプロセスは、ムーアの法則における高性能、小型の要件を満たすことができない。
上記問題点に鑑み、本出願は、パッケージ基板上に半導体基板を配置し、半導体基板上に第１グループのピンと第２グループのピンとを配置し、第１グループのピンと第２グループのピンとを接続層の複数の接続チャンネルを介して接続することにより、半導体基板上に配置された第１のチップが有する第３グループのピンが第１グループのピンに接続され、半導体基板に配置された第２のチップが有する第４グループのピンが第２グループのピンに接続され、第１グループのピンと第２グループのピンとが接続されているため、第１のチップの第３グループのピンと第２のチップの第４グループのピンとが接続され、これにより、第１のチップと第２のチップとの相互接続が実現されるチップパッケージ構造を開示する。さらに、第１のチップと第２のチップとが相互接続され、且つ同一枚の半導体基板上に配置されることにより、２つのチップ間の距離を短縮することができ、信号伝送の時間遅延が小さくなる。時間遅延が小さくなるということは、信号の伝送速度が速くなるということであり、リンク全体のスループットが大きくなることに相当し、これにより、信号の帯域幅がより高くなる。また、本出願に係るチップパッケージ構造が複数枚の半導体基板を含む場合、限られた空間でチップの高密度パッケージ要件を満し、パッケージ面積を節約し、パッケージサイズを小さくするために、複数枚の半導体基板を積み重ねて接続することができる。したがって、本出願に係るチップパッケージ構造は、ムーアの法則の高性能、小型の要件を満たすことができる。
図１は、本出願の第１実施例に係るチップパッケージ構造の概略構成図である。
図１に示すように、当該チップパッケージ構造１０は、パッケージ基板１１０と、パッケージ基板１１０上に配置された半導体基板１２０と、半導体基板１２０上に配置された第１のチップ１３０及び第２のチップ１４０とを備える。
ここで、図１に示すように、半導体基板１２０上に２グループのピンが設けられ、それぞれ第１グループのピン及び第２グループのピンである。半導体基板１２０上は、第１グループのピンと第２グループのピンとの間に接続された接続層をさらに備え、前記接続層は、複数の接続チャンネルを有し、第１グループのピンと第２グループのピンとは、複数の接続チャンネルを介して接続されている。
本実施例では、半導体基板１２０上に配置された第１のチップ１３０は、第３グループのピン（図１に図示せず）を有し、半導体基板１２０上に配置された第２のチップ１４０は、第４グループのピン（図１に図示せず）を有し、ここで、第３グループのピンは、第１グループのピンにそれぞれ接続され、第４グループのピンは、第２グループのピンにそれぞれ接続されている。半導体基板１２０の第１グループのピンと第２グループのピンとが相互接続されており、第３グループのピンがそれぞれ第１グループのピンに接続され、第４グループのピンがそれぞれ第２グループのピンに接続されるため、第３グループのピンと第４グループのピンとも相互接続されている。これにより、第１のチップと第２のチップとの相互接続が実現される。
第１のチップ１３０と第２のチップ１４０とが相互接続され、且つ同一枚の半導体基板上に配置されるため、第１のチップ１３０と第２のチップ１４０との間の通信距離が短縮し、一つのチップから出力される信号が別のチップに迅速に伝送することができ、信号の伝送時間を減少し、信号伝送の時間遅延が小さくなる。時間遅延が小さくなるということは、信号の伝送速度が速くなるということであり、リンク全体のスループットが大きくなることに相当し、これにより、信号の帯域幅がより高くなる。したがって、本出願の実施例に係るチップパッケージ構造は、従来の２Ｄパッケージプロセスで得られたパッケージに比べて、チップ間の相互接続が実現されるだけでなく、時間遅延も低減され、消費電力が節約され、帯域幅がより高くなる。
なお、図１では、半導体基板上に第１のチップ及び第２のチップが配置されることを例として本出願を説明したが、これに限定されない。実施の応用では、必要に応じて半導体基板上に複数のチップを設置し、マルチチップの相互接続を実現することができる。
また、図１では、チップパッケージ構造が１枚の半導体基板を含むことを例として本出願を説明したが、これに限定されない。実際の応用では、必要に応じて複数枚の半導体基板を配置することができ、半導体基板の各々には、複数のチップを設けることができ、複数枚の半導体基板間の相互接続を実現するために、複数枚の半導体基板をチッププロセスの再配線層技術で接続することができる。再配線層技術とは、ウェハの表面に金属層と誘電体層を堆積して、対応する金属配線パターンを形成することにより、チップの入出力ポートを再レイアウトして、新たな、より広いピッチプレースの領域に配置する。複数枚の半導体基板を再配線層技術で接続することにより、複数枚の半導体基板を積み木のように積み重ねることができ、限られた空間でチップの高密度パッケージ要件を満し、パッケージ面積を節約し、パッケージサイズを小さくし、チップパッケージ構造の小型化及び高密度設計を実現することができる。
本出願の実施例では、パッケージ基板１１０は、ボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒａａｙ，ＢＧＡ）基板、マルチチップモジュール（Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ，ＭＣＭ）基板であってもよいが、これらに限定されない。
本出願の実施例の一つの可能な実施形態では、パッケージ基板１１０は、セラミック基板であってもよい。
セラミック基板とは、銅箔が高温でアルミナ又は窒化アルミニウムセラミック基板の表面に直接接着した特殊なプロセス基板であり、優れた電気絶縁性、高い熱伝導性、高い接着強度、及び大電流容量を有する。したがって、本出願の実施例では、パッケージ基板としてセラミック基板を用いて半導体基板を載置することにより、半導体基板をセラミック基板に強固に接着させることができ、チップパッケージ構造の熱伝導性及び電気絶縁性を向上させき、チップパッケージ構造の使用可能性を向上させることができる。
本出願の実施例では、パッケージ基板１１０と半導体基板１２０との接続について、従来のチップとパッケージ基板との接続方法で接続されてもよい。現在成熟しているパッケージプロセスを再利用してパッケージすることで、パッケージの難度を低減させ、パッケージの成功率を向上させることができる。
本出願の実施例の一つの可能な実施形態では、第３グループのピンは、それぞれ複数の第１の金属ボールを介して第１グループのピンに接続され、第４グループのピンは、それぞれ複数の第２の金属ボールを介して第２グループのピンに接続されている。
例えば、第３グループのピンの各々は、１つの第１の金属ボールを介して第１グループのピンの対応する１つのピンに接続され、第４グループのピンの各々は、１つの第２の金属ボールを介して第２グループのピンの対応する１つのピンに接続されている。
第１の金属ボールを用いて第３グループのピンと第１グループのピンとを接続し、第２の金属ボールを用いて第４グループのピンと第２グループのピンとを接続することにより、ピン間の相互接続を実現するだけでなく、チップの相互接続を実現し、ピン接続の柔軟性も向上させる。
本出願の実施例では、第１の金属ボール及び第２の金属ボールの材質は、同じであってもよいし、異なってもい。例えば、第１の金属ボールの材質は、銀であってもよく、第２の金属ボールの材質は、錫であってもよく、又は、第１の金属ボール及び第２の金属ボールの材質は、両方とも銀又は錫であってもよい。
本出願の実施例の一つの可能な実施形態では、複数の第１の金属ボール及び第２の金属ボールの材質は、錫であってもよい。例えば、第１の金属ボール及び第２の金属ボールとして小さい体積の錫ボールを用いて、それぞれ、第１グループのピンと第３グループのピンと、及び第２グループのピンと第４グループのピンとを接続することができる。小さい体積の錫ボールを用いているため、第１のチップ１３０及び第２のチップ１４０と半導体基板１２０との間の隙間が小さく、チップと半導体基板との接続密度が増加する。また、金属錫の融点が低いため、チップと半導体基板とを錫で接続することで、溶接時に半導体基板１２０を損傷から保護する上で有利である。
本出願の実施例の一つの可能な実施形態では、半導体基板１２０は、チッププロセスにより形成されてもよく、接続層の複数の接続チャンネルは、配線プロセスにより形成されてもよい。
ここで、チッププロセスの流れは、チップの設計、ウェハの製作、パッケージの製作及びテストを含む。チップの設計では実際の設計需要に基づいて、チップパターンを生成する。チップの製作は、ウェハの製作、ウェハのコーディング、ウェハのフォトリソグラフィー現像及びエッチング、不純物のドーピング、及びウェハのテストを含む。パッケージ製作では、製作されたウェハを固定し、ピンを結合し、必要に応じて異なるパッケージ形式に製作する。最後に、パッケージされたチップをテストし、不良品を除去し、チップの製作が完成する。
本出願では、チッププロセスを用いて半導体基板を形成することにより、半導体基板の製作過程を単純化し、配線プロセスを用いて複数の接続チャンネルを形成することにより、半導体基板を介してチップ間の相互接続を実現するための条件を提供した。
本出願の実施例の一つの可能な実施形態では、半導体基板１２０に用いれる材質は、シリコンであってもよく、すなわち、第１のチップ１３０と第２のチップ１４０を載置するキャリアとしてシリコン基板を採用する。本実施例では、シリコン基板は、標準的なデジタルチップ製造プロセスを用いて製作することが可能であり、他のチップの製作とは異なり、シリコン基板は、標準的なデジタルチップ製造プロセスのわずかな金属層を用いて製作することが可能であり、すなわち、シリコンウェハの外層に少量の数層の金属層、例えば、金メッキを施すことで、長寿命のシリコン基板を得ることができ、製作プロセスが簡単で、コストが低い。シリコン基板の製作は、チップ製造プロセスを採用しているため、シリコン基板上の巻線資源が非常に豊富であり、複数のインターフェースを予約することができ、複数のチップを拡張するのに有利であり、シリコン基板上に複数のチップを拡張し、チップの相互接続を実現することができ、チップの密度を向上させコストを節約するのに有利である。
パッケージされたチップは、使用中に発熱する可能性があり、放熱能力が良くないと、チップが損傷する可能性があるため、本出願の実施例の一つの可能な実施形態では、チップパッケージ構造１０は、第１のチップ１３０及び第２のチップ１４０を被覆する放熱層（図１に図示せず）をさらに備えることができる。これにより、チップパッケージ構造１０には、第１のチップ１３０及び第２のチップ１４０を被覆する放熱層を設けることにより、チップの放熱に有利であり、チップの使用寿命を延ばすことができる。
さらに、本出願の実施例の一つの可能な実施形態では、放熱層は、放熱接着剤であってもよい。放熱接着剤は、熱伝導率が高いという利点を有するため、放熱層として放熱接着剤を用いて、第１のチップ及び第２のチップを被覆することにより、チップパッケージ構造の放熱効率を向上させ、チップの使いやすさを向上させることができる。
図２は、本出願の第２実施例に係るチップパッケージ構造の概略構成図である。図２に示すように、図１に示された実施例を元に、前記チップパッケージ構造１０は、パッケージ基板１１０を覆うパッケージ筐体１５０と、パッケージ筐体１５０内に充填される充填媒体とをさらに備える。
ここで、図２では、灰色のハッチング部分は、充填媒体を示しており、パッケージ筐体１５０とパッケージ基板１１０との間の領域を充填媒体で充填することにより、チップパッケージ構造の耐圧能力を向上させることができ、圧力が大きすぎてパッケージ基板１１０上の半導体基板１２０が損傷することを避けることができる。
本実施例では、パッケージ筐体１５０を金属鉄で構成してもよく、また、熱伝導効率を向上させるために、製作されたパッケージ筐体１５０を薄くしてもよい。
本出願の実施例では、パッケージ筐体を用いてパッケージ基板を覆い、パッケージ筐体に充填媒体を充填することにより、チップパッケージ構造の取り付けや使用中の耐圧能力を向上させることができる。
図３は、本出願の一つの実施例のチップパッケージ構造の一例を示す図である。本例では、第１のチップは、特定用途向け集積回路(Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ，ＡＳＩＣ)であり、第２のチップは、高帯域幅メモリー(Ｈｉｇｈ Ｂａｎｄ Ｗｉｄｔｈ Ｍｅｍｏｒｙ，ＨＢＭ)である。図３では、破線で囲まれた領域は、シリコン基板であり、シリコン基板上の白い縞模様のゾーンは、本出願の実施例におけるピンであり、ＡＳＩＣとＨＢＭとは、ピンを介してシリコン基板上にパッケージされ、シリコン基板によりＡＳＩＣとＨＢＭとの相互接続が実現される。チップとシリコン基板との間の接続密度を増加させ、空間の占用を減少させるために、接続時に、ＡＳＩＣ及びＨＢＭとシリコン基板とは、ミニ錫ボールを用いて接続される、。図３では、シリコン基板上の白い縞模様のゾーンは、貫通孔であり、シリコン基板とパッケージ基板とは、錫及び貫通孔を介して接続されることにより、シリコン基板はパッケージ基板にパッケージすることができる。また、パッケージ基板の下の錫ボールは、他の基板との接続にも使用することができる。図３に示すように、放熱効率を向上させるために、シリコン基板に高い熱伝導性の放熱接着剤が被覆されている。パッケージ基板をパッケージカバー（すなわち、本出願の実施例のパッケージ筐体）で覆い、熱伝導率を向上させるために、パッケージカバーは、超薄い鉄製カバーを用いてもよく、同時に、チップパッケージ、使用時の耐圧能力を向上させることができる。
なお、実際に製作されたチップパッケージ構造では、シリコン基板上のピン、シリコン基板とパッケージ基板との間の貫通孔、及びパッケージ基板の下の錫ボールは、見えないが、図３では、これらを示したのは、単にチップパッケージ構造の構成の理解を容易にするためであり、本発明の限定としてはならない。
本出願の実施例によれば、本出願は、前述した実施例に記載のチップパッケージ構造を備える電子機器をさらに提供する。
上記に示される様々な形式のフローを使用して、ステップを並べ替え、追加、又は削除することができることを理解されたい。例えば、本出願に記載されている各ステップは、並列に実行されてもよいし、順次的に実行されてもよいし、異なる順序で実行されてもよいが、本出願で開示されている技術案が所望の結果を実現することができれば、本明細書では限定されない。
上記の具体的な実施形態は、本出願の保護範囲を制限するものではない。当業者は、設計要件及び他の要因に応じて、様々な修正、組み合わせ、サブコンビネーション、及び置換を行うことができる。任意の本出願の精神と原則内で行われる修正、同等の置換、及び改良などは、いずれも本出願の保護範囲内に含まれるべきである。

Claims (10)

  1. パッケージ基板と、
    前記パッケージ基板上に配置された半導体基板と、
    前記半導体基板上に配置された第１のチップ及び第２のチップと、
    を備え、
    前記半導体基板が、前記半導体基板上に配置された第１グループのピン及び第２グループのピンと、前記第１グループのピンと前記第２グループのピンとの間に接続された接続層とを備え、前記接続層が、複数の接続チャンネルを有し、前記第１グループのピンと前記第２グループのピンとが、複数の接続チャンネルを介して接続されており、
    前記第１のチップが、第３グループのピンを有し、前記第２のチップが、第４グループのピンを有し、前記第３グループのピンが、それぞれ前記第１グループのピンに接続され、前記第４グループのピンが、それぞれ前記第２グループのピンに接続されているチップパッケージ構造。
  2. 前記第３グループのピンが、それぞれ複数の第１の金属ボールを介して前記第１グループのピンに接続され、前記第４グループのピンが、それぞれ複数の第２の金属ボールを介して前記第２グループのピンに接続されている請求項１に記載のチップパッケージ構造。
  3. 前記複数の第１の金属ボール及び前記複数の第２の金属ボールの材質が、錫である請求項２に記載のチップパッケージ構造。
  4. 前記半導体基板が、シリコン基板である請求項１に記載のチップパッケージ構造。
  5. 前記第１のチップ及び前記第２のチップを被覆する放熱層を備える請求項１に記載のチップパッケージ構造。
  6. 前記放熱層が、放熱接着剤である請求項５に記載のチップパッケージ構造。
  7. 前記半導体基板が、チッププロセスにより形成され、前記複数の接続チャンネルが、配線プロセスにより形成されている請求項１に記載のチップパッケージ構造。
  8. 前記パッケージ基板を覆うパッケージ筐体と、前記パッケージ筐体内に充填される充填媒体と、を備える請求項１に記載のチップパッケージ構造。
  9. 前記パッケージ基板が、セラミック基板である請求項１に記載のチップパッケージ構造。
  10. 請求項１から９のいずれか一項に記載のチップパッケージ構造を備える電子機器。
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