CN114823379A - 一种晶圆级系统封装结构及方法 - Google Patents

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Abstract

本发明涉及一种晶圆级系统封装结构及方法，包括：提供器件晶圆，所述器件晶圆的表面具有多个裸露的第一焊垫，所述器件晶圆的表面形成第一空腔，至少部分所述第一焊垫位于所述第一空腔的下方；提供第一芯片，所述第一芯片的表面具有多个裸露的第二焊垫，将所述第一芯片嵌入所述第一空腔并与所述器件晶圆键合连接，所述第一焊垫与所述第二焊垫相对以围成空隙；通过电镀工艺在所述空隙中形成第一导电凸块，所述第一焊垫与所述第二焊垫通过所述第一导电凸块电连接。本发明通过在器件晶圆上形成第一空腔，通过键合工艺将第一芯片嵌入第一空腔中，实现第一芯片与器件晶圆的连接，降低了器件集成的高度，提高空间利用率，提高器件的集成度。

Description

一种晶圆级系统封装结构及方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种晶圆级系统封装结构及方法。
背景技术
随着5G通讯和人工智能(AI)时代的到来，应用于此类相关领域的芯片所要传输和高速交互处理的数据量非常巨大，移动互联网以及物联网方面的需求越来越强劲，电子终端产品的小型化和多功能化成为产业发展的大趋势。如何将不同种类的高密度芯片集成封装在一起构成一个功能强大且体积功耗又比较小的系统或者子系统，成为半导体芯片先进封装领域的一大挑战。
目前针对此类高密度芯片的多芯片集成封装，业界通常都是采用硅穿孔(TSV)、硅转接板(Si interposer)等方式进行，从而把芯片的超精细引脚进行引出和有效互联从而形成一个功能模块或者系统，但该技术的成本比较高，从而大大局限了它的应用范围。倒装芯片(FC，Flip-Chip)焊接为目前比较常用的一种晶圆级系统封装方法，该系统级封装的方法包括：提供PCB电路板，其中PCB电路板上形成有按一定要求排列的焊球(利用植球工艺形成)；在电路板上浸蘸助焊剂，然后将芯片倒装贴片在电路板上；利用回流焊工艺将芯片上的焊垫(pad)与电路板上的焊球进行焊接后电连接；之后，在芯片底部和电路板之间充填灌胶，以增加整个结构的机械强度；该封装方法工艺复杂，封装高度较高，集成度低且封装效率低；需要利用焊接工艺实现芯片与PCB板的电连接，无法与封装前段的工艺兼容；浸蘸助焊剂过程中稍有不慎施以较大压力时容易造成电路板压裂等技术问题。
因此，期待一种新的晶圆级系统封装结构及制造方法，可以解决工艺控制的难度大、封装尺寸大、集成度低以及封装效果差等技术问题。
发明内容
本发明的目的在于提供一种晶圆级系统封装结构及方法，至少解决集成度低、封装尺寸大、制作的工艺难度大以及封装效率低的技术问题。
为实现上述目的，本发明提供一种晶圆级系统封装方法,包括：
提供器件晶圆，所述器件晶圆的表面具有多个裸露的第一焊垫，所述器件晶圆的表面形成第一空腔，至少部分所述第一焊垫位于所述第一空腔的下方；
提供第一芯片，所述第一芯片的表面具有多个裸露的第二焊垫，将所述第一芯片嵌入所述第一空腔并与所述器件晶圆键合连接，所述第一焊垫与所述第二焊垫相对以围成空隙；
通过电镀工艺在所述空隙中形成第一导电凸块，所述第一焊垫与所述第二焊垫通过所述第一导电凸块电连接。
本发明还提供一种晶圆级系统封装结构，包括：
器件晶片，所述器件晶片的表面具有第一空腔和多个裸露的第一焊垫，至少部分所述第一焊垫位于所述第一空腔的下方；
第一芯片，所述第一芯片的表面具有多个裸露的第二焊垫，所述第一芯片嵌入所述第一空腔并与所述器件晶片键合连接，使所述第一焊垫和所述第二焊垫相对设置；
第一导电凸块，通过电镀工艺形成于所述第一焊垫与所述第二焊垫之间。
本发明的有益效果在于：
本发明通过在器件晶圆上形成第一空腔，通过键合工艺将第一芯片嵌入第一空腔中，实现第一芯片与器件晶圆的连接，降低了器件集成的高度，提高空间利用率，提高器件的集成度；另外，本发明完全避开了传统的利用焊接实现芯片与器件晶圆电连接的封装工艺，本发明通过电镀工艺形成第一导电凸块，以实现第一芯片与器件晶圆的电连接，克服了芯片对晶圆系统及封装电连接的难点问题，以及避免芯片对晶圆键合方案的对位精度、机台匹配考量，批量集成封装，提高产品质量和封装效率；第一，简化了工艺流程，提高了封装效率；第二，可以将所有的芯片均键合在器件晶圆上之后，通过电镀工艺形成每一芯片与所述器件晶圆的电连接，相较于传统的每个芯片单独焊接与器件晶圆实现电连接，极大的提高了封装效率；第三，电镀工艺与封装前段的工艺兼容，可以利用传统的芯片制造工艺或晶圆级封装工艺实现系统级封装工艺。
进一步的，第一芯片与器件晶圆之间通过可光刻键合材料实现物理连接，覆盖面积大于芯片面积的10％且可光刻键合材料覆盖所述第一导电凸块外围的区域，直接增强了整个结构的机械强度，可以省去现有技术的充填灌胶工艺。在后续进行塑封工艺时，塑封材料无需填充第一芯片与器件晶圆之间的间隙，从而节省了塑封工艺的时间。另外，干膜材料的可光刻键合材料，由于弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，从而减小第一芯片与器件晶圆的结合应力。
进一步的，可光刻键合材料可以定义第一导电凸块的位置，防止电镀工艺中第一导电凸块横向外溢。
进一步地，当所述第一焊垫和所述第二焊垫的正对部分、错开部分的面积大于第一焊垫或第二焊垫面积的二分之一时，可以更好的实现电镀工艺，使形成的第一导电凸块尽可能完整的填充空隙内，避免形成的第一导电凸块与焊垫接触面积过小而导致电阻增大；另一方面，错开的部分可以更容易与电镀液接触，这样可以避免由于空隙小而导致电镀液不容易流入空隙而导致无法形成比较完好的第一导电凸块的问题。
进一步地，通过在第一芯片上键合第二芯片，提高了空间利用率并提高器件的多功能性。
进一步的，在第一芯片上形成可光刻键合材料，第一芯片通过可光刻键合材料键合在器件晶圆上，能够降低工艺难度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图8示出了本发明实施例1的晶圆级系统封装方法的不同步骤对应的结构示意图；
图9示出了本发明实施例2的晶圆级系统封装方法的不同步骤对应的结构示意图；
图10和图11示出了本发明实施例3的晶圆级系统封装方法的不同步骤对应的结构示意图。
附图标记：
2、插塞；10、器件晶圆；11、第一焊垫；12、第三焊垫、13、介质层；14、电路层；15、焊球；16、外接焊垫；18、互连层；19、塑封层；20、第一空腔；21、互连结构；30、第一芯片；31、第二焊垫；32、第五焊垫；40、可光刻键合材料；50、空隙；51、第一导电凸块；60、第三芯片；61、第六焊垫；70、第三导电凸块；71、导电块；80、第二芯片；81、第四焊垫；90、第二导电凸块；100、互连芯片。
具体实施方式
以下结合附图和具体实施例对本发明的晶圆级系统封装结构及方法作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
实施例1
本实施例1提供了一种晶圆级系统封装方法，包括以下步骤：
S01：提供器件晶圆，所述器件晶圆的表面具有多个裸露的第一焊垫，所述器件晶圆的表面形成第一空腔，至少部分所述第一焊垫位于所述第一空腔的下方；
S02：提供第一芯片，所述第一芯片的表面具有多个裸露的第二焊垫，将所述第一芯片嵌入所述第一空腔并与所述器件晶圆键合连接，所述第一焊垫与所述第二焊垫相对以围成空隙；
S03：通过电镀工艺在所述空隙中形成第一导电凸块，所述第一焊垫与所述第二焊垫通过所述第一导电凸块电连接。
需要说明的是，本说明书中的S0N不代表制造工艺的先后顺序。
图1至图5示出了本实施例的的不同步骤对应的结构示意图，请参考图1至图5，详细说明各步骤。
参考图1，提供器件晶圆10，所述器件晶圆10的表面具有多个裸露的第一焊垫11，所述器件晶圆10的表面形成第一空腔20，至少部分所述第一焊垫11位于所述第一空腔20的下方。
器件晶圆10具有相对的正面和背面，在本实施例中，第一焊垫11和第一空腔20形成于器件晶圆10的正面，在其它实施例中，第一焊垫11和第一空腔20也可以形成于器件晶圆10的背面。
所述器件晶圆10可以采用集成电路制作技术所制成，例如在第一半导体衬底上通过沉积、刻蚀等工艺形成N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)器件和P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)器件等，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的第一焊垫11等结构，该第一焊垫11可以是焊盘(PAD)，但不限于焊盘，也可以是其他具有电连接功能的导电块，此处不再限制。所述器件晶圆10为为硅衬底。在其他实施例中，所述器件晶圆10的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他半导体材料，半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，所述器件晶圆10的厚度为10微米至100微米。
所述器件晶圆10的表面形成第一空腔20，所述第一焊垫11位于所述第一空腔20的下方。第一空腔20可以位于器件晶圆10上并延伸至器件晶圆衬底中，该第一空腔20可以位于器件晶圆10表面的结构层上，如介质层，器件位于结构层的下面，如图1；或者，该第一空腔20可以避开器件，如位于相邻器件之间，还可在器件中，可以根据需求设计。本发明通过在器件晶圆10上形成第一空腔20，后续通过键合工艺将第一芯片嵌入第一空腔20中，实现第一芯片与器件晶圆10的连接，降低了器件集成的高度，提高空间利用率，提高器件的集成度。第一焊垫11位于所述第一空腔20的下方，具体为第一焊垫11内嵌器件晶圆内，仅第一焊垫11的表面暴露于第一空腔20中；或者，第一焊垫11部分位于器件晶圆内10，另一部分暴露于第一空腔20中。
第一空腔20的形成方法包括：
第1种：形成器件晶圆10后，在所述器件晶圆10上刻蚀形成所述第一空腔20。
第2种：所述器件晶圆10包括介质层，刻蚀所述介质层形成所述第一空腔20。其中，介质层的材料包括:氧化硅、氮化硅、氮氧化硅、碳氮化硅或硅酸乙酯，如图2所示。
第3种：形成器件晶圆10时形成牺牲快，形成器件晶圆后去掉所述牺牲块形成所述第一空腔20。
参考图3和图4，提供第一芯片30，所述第一芯片30的表面具有多个裸露的第二焊垫31，将所述第一芯片30嵌入所述第一空腔20并与所述器件晶圆10键合连接，所述第一焊垫11与所述第二焊垫31相对以围成空隙50。
需要说明的是，第一芯片30的表面具有多个裸露的第二焊垫31，具体为第二焊垫31内嵌第一芯片30表面，仅第二焊垫31的表面暴露于空气中；或者，第二焊垫31部分位于第一芯片30内，另一部分暴露于空气中；还或者，第一芯片30的表面形成有介质层，刻蚀介质层，形成开口，所述第二焊垫31通过所述开口形成于所述第一芯片30上并暴露部分第二焊垫31。
在本实施例中，第一芯片30是制作好的芯片，通过可光刻键合材料40粘接在器件晶圆10上。器件晶圆10内部集成有MOS管等微器件，第一芯片30与微器件通过第一焊垫11电连接。在一个实施例中，器件晶圆10的正面形成互连线，所述互连线被暴露出的部分为所述第一焊垫11，所述器件晶圆10内还形成有微器件，所述互连线电连接所述微器件。或者所述器件晶圆10包括基板以及设置于所述基板中的互连结构，所述互连结构被暴露的部分包括所述第一焊垫11。可以理解，器件晶圆10的正面包括第一焊垫11，第一焊垫11可以是位于器件晶圆10内的微器件的焊垫，也可以是被暴露出的一部分互连结构。
所述第一芯片30形成有第二焊垫31的面为第一芯片30的第一表面，第一芯片30的第二表面和第一表面相对，第一表面可以是第一芯片30的正面也可以是第一芯片30的背面，第一芯片30中可以含有穿硅通孔(Through Silicon Via，简称TSV)，第二焊垫31与该穿硅通孔电连接。
将所述第一芯片30与所述器件晶圆10键合，所述第一焊垫11与所述第二焊垫31相对围成空隙50。该空隙50为后续的电镀工作做准备，后续会在该空隙50中形成第一导电凸块，以实现第一焊垫11和第二焊垫31的电连接。
继续参考图3和图4，本实施例中，通过可光刻键合材料40将所述第一芯片30键合于所述第一空腔20下方的所述器件晶圆10上，所述可光刻键合材料40避开第一焊垫11设置。其中，可光刻键合材料40可以形成在器件晶圆10上，也可以形成在第一芯片30上，还可以是在第一芯片30以及器件晶圆10上均形成可光刻键合材料40。本实施例中，由于第一芯片30是嵌入所述第一空腔20中与器件晶圆10键合，因此，将可光刻键合材料40形成在第一芯片30上，第一芯片30通过可光刻键合材料40键合在器件晶圆10上，能够降低键合的工艺难度。其中，可光刻键合材料40可以是液体干膜，也可以是膜状干膜。液态干膜可以旋涂在器件晶圆10或第一芯片30的表面上。膜状干膜可以贴覆在器件晶圆10或第一芯片30的表面上。键合的材料还可以为芯片粘结膜DAF膜(Die attach film)，有双面粘性的膜状材料，可以利用刻蚀或者激光烧蚀进行图形化；还可以是介质层，如硅的氧化物或氮化物，通过熔融键合连接第一芯片和器件晶圆；或聚合物材料。还可以是这些材料的组合，在其他实施例中，键合的材料还可以为光敏材料，从而能够通过光刻工艺实现图形化，从而能够降低对电极或外接互连线的损伤。
其中，所述可光刻键合材料40留有连通所述空隙50的流体通道，能使外部电镀液体流入所述空隙50，所述可光刻键合材料40覆盖后续形成的所述第一导电凸块外围的区域，即定义第一导电凸块的形成位置，也就是说可光刻键合材料40围成了空隙50的边界，后续第一导电凸块不能超越该边界，方便进行电镀工艺的控制。由于，第一芯片30与器件晶圆10之间通过可光刻键合材料40实现物理连接，而且可光刻键合材料40覆盖所述第一导电凸块外围的区域，直接增强了整个结构的机械强度，可以省去现有技术的充填灌胶工艺。在后续进行塑封工艺时，塑封材料无需填充第一芯片30与器件晶圆11之间的间隙，从而节省了塑封工艺的时间。另外，干膜材料的可光刻键合材料40，由于弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，从而减小第一芯片30与器件晶圆10的结合应力。
为便于后续电镀时外部电镀液体流入空隙50，可光刻键合材料40留有连通空隙50的流体通道，如可光刻键合材料40包围第一焊垫11或第二焊垫31，但留有流体通道将空隙50连通到第一芯片30的边缘，流体通道可以贯穿可光刻键合材料40，也可以不贯穿可光刻键合材料40；或者可光刻键合材料40未包围或未完全包围第一焊垫11或第二焊垫31，未包围的部分与外界连通作为流体通道。其他实施例中，空隙50连通外部，也可以作为一种流体通道；可选的，在相邻第一芯片30之间的可光刻键合材料40中留有通道，或者相邻第一芯片30之间留有通道，不设可光刻键合材料40，通道连通外部，该通道延伸至第一焊垫11和第二焊垫31形成的空隙50，这样使得外部镀液通过通道流至空隙50，形成第一导电凸块。本发明实施例中，所述可光刻的键合材料40的厚度为5-200μm，所述可光刻键合材料40至少覆盖所述第一芯片30面积的10％，可以保证第一芯片30与器件晶圆10之间的粘结强度。
其中，第一芯片30的数量为多个，多个第一芯片30可以为具有同功能的芯片；也可以是所述多个第一芯片30至少包括两种不同功能的芯片，多种不同功能的芯片集成在一起实现一定的功能。所述第一芯片30可以是包括具有CMOS、CIS、二极管、三极管至少之一的PN结器件；第一芯片30可以是无源器件或者有源器件，无源器件包括电容、电感、滤光片、MLCC、连接件(起电连接作用的电连接块)，有源器件可以包括传感器模组芯片、MEMS芯片、滤波器芯片、逻辑芯片、存储芯片；第一芯片30可以是中央处理器芯片、微处理器芯片、模数转换芯片的至少之一；第一芯片30还可以是包括具有塑封层的芯片、设有屏蔽层或吸收层的芯片、一面暴露插塞的芯片或具有空气开口的芯片的至少之一。MLCC(Multi-layerCeramic Capacitors)是片式多层陶瓷电容器英文缩写。是由印好电极(内电极)的陶瓷介质膜片以错位的方式叠合起来，经过一次性高温烧结形成陶瓷芯片，再在芯片的两端封上金属层(外电极)，以实现所需的电容值及其他参数特性，从而形成一个类似独石的结构体，故也叫独石电容器。按照温度特性、材质、生产工艺。MLCC可以分成如下几种：NPO、COG、Y5V、Z5U、X7R、X5R等；其中，NPO、COG温度特性平稳、容值小、价格高；Y5V、Z5U温度特性大、容值大、价格低；X7R、X5R则介于以上两种之间；按材料SIZE大小来分，大致可以分为3225、3216、2012、1608、1005、0603、0402数值越大，SIZE就更宽更厚。目前常用的最多为3225最小为0402。目前在便携产品中广泛应用的片式多层陶瓷电容器(MLCC)材料根据温度特性，主要可分为两大类：BME化的C0G产品和LOW ESR选材的X7R(X5R)产品。
所述传感器模组芯片包括至少传感射频信号、红外辐射信号、可见光信号、声波信号、电磁波信号其中之一的模组芯片。传感射频信号的模组芯片可以是应用在5G设备中的射频模组芯片，但不限于5G射频传感器模组芯片，还可以是其他类型的射频模组芯片。接收红外辐射信号的模组芯片可以是热像仪、额温枪、其他类型中的测温或成像等利用红外辐射信号的红外传感器模组芯片。传感器模组芯片还可以是摄像头模组芯片，比如包括感光芯片以及滤光片的模组芯片，可以接收可见光用来成像。传感器模组芯片还可以是麦克风模组芯片，可以接收声波用来传递声音信号。本发明中的传感器模组芯片不限于在此列举的类型，可以为本领域可以实现一定功能的各种类型的传感器模组芯片。
其中，所述MEMS芯片包括热堆传感器芯片，热堆传感器芯片与逻辑芯片集成在一起可以实现红外传感功能，比如实现测温。
所述MEMS芯片也可以是麦克风传感器，麦克风传感器与逻辑芯片集成在一起可以实现声波传感功能。MEMS芯片还可以是压力传感器、陀螺仪、速度传感器、加速度传感器中的至少一种。
所述滤波器芯片包括：表面声波谐振器、体声波谐振器至少其中之一。
本发明通过在器件晶圆10上形成第一空腔20，通过键合工艺将第一芯片30嵌入第一空腔20中，实现第一芯片30与器件晶圆10的连接，降低了器件集成的高度，提高空间利用率，提高器件的集成度；另外，本发明完全避开了传统的利用焊接实现芯片与器件晶圆10电连接的封装工艺，本发明通过电镀工艺形成第一导电凸块，以实现第一芯片30与器件晶圆10的电连接，第一，简化了工艺流程，提高了封装效率；第二，可以将所有的芯片均键合在器件晶圆10上之后，通过电镀工艺形成每一芯片与所述器件晶圆10的电连接，相较于传统的每个芯片单独焊接与器件晶圆10实现电连接，极大的提高了封装效率；第三，电镀工艺与封装前段的工艺兼容，可以利用传统的芯片制造工艺或晶圆级封装工艺实现系统级封装工艺。
参考图5，通过电镀工艺在所述空隙50中形成第一导电凸块51，所述第一焊垫11与所述第二焊垫31通过所述第一导电凸块51电连接。
本发明中，所述电镀工艺包括化学镀。其中，化学镀采用的镀液根据实际中需要形成的第一导电凸块51的材料以及第一焊垫11、第二焊垫31的材料确定。第一焊垫11、第二焊垫31的材料选自铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或它们的任意组合。第一导电凸块51的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或它们的任意组合。可选实施例中，第一导电凸块51的高度为5-200μm，如10μm、50μm、100μm。当第一导电凸块51即空隙50的高度为5-200μm时，既满足了电镀液容易进入空隙进行电镀，也避免了空隙50高度太高而导致电镀时间长的问题，从而兼顾了电镀效率与电镀的良率。
可以选择，化学镀钯浸金，其中化学镍的时间为30-50分钟，化学金的时间为4-40分钟，化学钯的时间为7-32分钟；或，化学镍金，其中化学镍的时间为30-50分钟，化学金的时间为4-40分钟。
电镀工艺选择化学镀钯浸金(ENEPIG)或化学镍金(ENIG)时，工艺参数可以参照下表1。
表1
Figure BDA0002924495720000121
在进行化学镀之前，为了更好的完成电镀工艺，可以先对焊垫的表面进行清洁，以去除焊垫表面的自然氧化层、提高焊垫的表面湿润度(wetabilities)；之后，可以进行活化工艺，促进镀层金属在待镀金属上的形核生长。
为了更好的实现电镀，形成比较完善的第一导电凸块51，第一焊垫11、第二焊垫31的设置也需要满足一定的要求，比如：所述第一焊垫11或所述第二焊垫31的暴露出面积为5-200平方微米，在该范围内，焊垫可以与电镀液较充分的接触，避免焊垫与镀液不充分接触而影响第一导电凸块与焊垫的接触，比如接触面积过小影响电阻，或者，无法接触造成电接触不良；而且，也可以保证接触面积不会过大而降低电镀效率及不会占用过多的面。
形成的第一导电凸块51的横截面积大于10平方微米，既可以保证第一导电凸块51占用的面积不会太大，也可以保证第一导电凸块51与焊垫之间的结合强度。
为了可以更好进行电镀工艺，可以设计所述第一焊垫11和所述第二焊垫31包括正对部分、错开部分，所述正对部分的面积为大于pad的二分之一。当所述第一焊垫11和所述第二焊垫31的正对部分、错开部分的面积大于pad的二分之一时，可以更好的实现电镀工艺，使形成的第一导电凸块51尽可能完整的填充空隙50内，避免形成的第一导电凸块51与焊垫接触面积过小而导致电阻增大；另一方面，错开的部分可以更容易与电镀液接触，这样可以避免由于空隙50小而导致电镀液不容易流入空隙50而导致无法形成比较完好的第一导电凸块51的问题。
可选方案中，第一导电凸块51的材料与第二焊垫31、第一焊垫11的材料相同，这样更容易在空隙50中形成第一导电凸块51。当然，第一焊垫11、第二焊垫31的材料可以与第一导电凸块51的材料不同，为了后续更容易形成第一导电凸块51，可以在第一焊垫11或第二焊垫31上先形成材料层，该材料层的材料与第一导电凸块51的材料相同，形成材料层的方法可以为沉积工艺。通过化学镀在金属类型的第一焊垫11和第二焊垫31上形成第一导电凸块51，制程设计较方便。
本实施例中，先对器件晶圆10的背面进行减薄工艺，减薄到合适厚度，即保证位于器件晶圆10内的器件模块的性能，又能减少封装厚度。沿切割道切割器件晶圆10，将器件晶圆10分割成多块，每块包括至少一个器件模块。切割器件晶圆10时，可以将第一芯片30的一面键合在临时载板上，以临时载板为承载切割器件晶圆10。
在一实施例中，第一芯片30与器件晶圆10键合之后，形成塑封层，该塑封层覆盖器件晶圆10、第一空腔20及其与器件晶圆10键合的第一芯片30。当然，也可以无需形成塑封层。比如，键合的芯片为图像传感器芯片模组，可以不形成塑封层，如果形成塑封层，则需要在图像传感器芯片模组上进行开口，以暴露出滤光片。
具体地，可以通过注塑工艺形成所述塑封层。注塑工艺的填充性能较好，可以使注塑剂较好地填充在多个第一芯片30之间，从而使第一芯片30具有良好的封装效果。在其他实施例中，还可以采用其他工艺形成所述塑封层。
需要说明的是，第一芯片30键合在所述器件晶圆10上之后，形成塑封层的情况下，第一芯片30与所述第一空腔20侧壁的距离需要大于10μm，以保证塑封层材料能够进入，该尺寸也能保证电镀液能够进入。没有形成塑封层的情况下，对第一芯片30距离第一空腔20侧壁的距离没有要求，依据现有的电镀工艺和设备即可完成电镀液进入空隙，形成第一导电凸块51。
其中，在本实施例中，第一芯片30与器件晶圆10之间的间隙被可光刻键合材料40完全填充，因此塑封层无需填充在第一芯片30和器件晶圆10之间，从而可以节省塑封工艺的时间。当然，本发明中，如果第一芯片30和器件晶圆10之间如果并没有完全被可光刻键合材料40占据、存在间隙，则塑封层会进入该间隙，对第一芯片30进行更好的绝缘、密封以及保护作用。
参考图6，还可以提供互连芯片100，互连芯片100键合于器件晶圆10上，需要说明的是，在器件晶圆10上形成第一焊垫11的同时还形成外接焊垫16，第一焊垫11用于实现器件晶圆10与第一芯片30的电连接；互连芯片100与外接焊垫16电连接，外接焊垫16用于将器件晶圆10和第一芯片30构成的芯片模块的电性引出。互连芯片100中形成有互连结构21，互连芯片100暴露部分互连结构21，从而使互连结构21能够与外接焊垫16电连接，通过互连芯片100，能够将第一芯片30和器件晶圆10构成的芯片模块的引出端(例如，I/O端)引至器件晶圆10中具有第一焊垫11和外接焊垫16的一侧，与将引出端引至器件晶圆10中背向第一焊垫11和外接焊垫16的一侧的方案相比，本实施例后续能够不对器件晶圆10进行处理(例如，进行背面减薄处理或者硅通孔互连工艺)，从而减小对器件晶圆10的损伤，有利于提高封装可靠性，而且，使所述封装方法适用于各种器件晶圆10的系统集成，相应提高封装兼容性。需要说明的是，互连芯片100可以与第一芯片30同时键合在器件晶圆10上，也可以在第一芯片30键合在器件晶圆10之前或之后键合在器件晶圆10上，为节省工艺流程，本实施例中，第一芯片30和互连芯片100是同时键合在器件晶圆10上。
本实施例中，互连芯片100的厚度大于或等于第一芯片30的厚度。将第一芯片30和互连芯片100均键合至第一空腔20底部的器件晶圆10上后，还在器件晶圆10上形成覆盖第一芯片30和互连芯片100的塑封层19，通过使互连芯片100的厚度大于或等于第一芯片30的厚度，便于将第一芯片30掩埋在内，但是，如果互连芯片100和第一芯片30的厚度差值过大，相应会导致后续所形成封装结构的厚度过大，不利于器件小型化的发展。为此，本实施例中，互连芯片100和第一芯片30的厚度差值为0微米至100微米；塑封层19上形成有互连层18，互连层18与互连结构21电连接，互连层18用于连接外界电路。通过将第一芯片30和互连芯片100均键合于器件晶圆10上，实现第一芯片30以及互连芯片100与器件晶圆10的系统集成。而且，第一芯片30和互连芯片100均键合于器件晶圆10上，以便于实现第一芯片30与器件晶圆10的电连接、以及互连芯片100与器件晶圆10的电连接。
参考图7，在基于图2的基础上，第一芯片30与器件晶圆10键合连接，第一芯片30键合在介质层13所形成的的第一空腔20中，第一芯片30与器件晶圆10键合且形成第一导电凸块51之后，介质层13上形成焊球15，焊球15与介质层13中的电路层14电连，焊球15用于与外界电路电连，从而实现器件晶圆10与外部的电连；或者，参考图8，在器件晶圆10上通过插塞2或者TSV孔与外界电连，器件晶圆10与外部电连接的方式有很多，此处不做限制。
实施例2
参考图9，与实施例1不同的是：器件晶圆10的背面还包括第三焊垫12，所述第三焊垫12位于器件晶圆10内的互连结构上并与第二芯片80的表面上形成的第四焊垫81电连接，第三焊垫12和第四焊垫81相对设置，进行所述电镀工艺时，在所述第三焊垫12和所述第四焊垫81之间形成第二导电凸块90。在其他实施例中，还可以在第一导电凸块11形成前或形成后，通过焊球、导电柱等导电材料连接第三焊垫12和第四焊垫81。
所述第三焊垫12或第四焊垫81暴露出面积为5-200平方微米，在该范围内，焊垫可以与电镀液较充分的接触，避免焊垫与镀液不充分接触而影响第二导电凸块90与焊垫的接触，比如接触面积过小影响电阻，或者，无法接触造成电接触不良。
实施例3
参考图10，与实施例1不同的是：在所述第一芯片30上键合第三芯片60，所述第三芯片60与所述第一芯片30电连接。具体包括：第一芯片30上的第二表面上包括第五焊垫32，第五焊垫32与第一芯片电连接，电连接的方式可以是通过第一芯片30内部的互连线实现电连接，也可以通过插塞实现电连接，此处不做限制，所述第三芯片60的表面上形成第六焊垫61，第五焊垫32和第六焊垫61相对设置，通过所述电镀工艺，在所述第五焊垫32和所述第六焊垫61之间形成第三导电凸块70；第三芯片60与第一芯片30也可以通过非电镀工艺实现电连接，比如参考图11，第三芯片60与第一芯片30也可以通过植球工艺形成的导电块71实现电连接，此时在第一芯片30和第三芯片60之间并不需要提供可光刻键合材料做支撑，在其它实施例中，也可以通过熔融键合工艺实现电连接，第一芯片30与第三芯片60的电连接方式有很多种，此处不做限制。
实施例4
参考图5至图11，实施例4提供一种晶圆级系统封装结构，参考图5，包括：
器件晶片，所述器件晶片的表面具有第一空腔20和多个裸露的第一焊垫11，至少部分所述第一焊垫11位于所述第一空腔20的下方；
第一芯片30，所述第一芯片30的表面具有多个裸露的第二焊垫31，所述第一芯片30嵌入所述第一空腔20并与所述器件晶片键合连接，使所述第一焊垫11和所述第二焊垫31相对设置；
第一导电凸块51，通过电镀工艺形成于所述第一焊垫11与所述第二焊垫31之间。
器件晶片可以是单颗裸芯片(内部有微器件)，器件晶片也可以是器件晶圆10(内部集成有MOS管等微器件)。器件晶圆10包括相对的正面和背面，本实施例中，第一焊垫11位于器件晶圆10的正面，其它实施例中，第一焊垫11也可以位于器件晶圆10的背面。当第一芯片30为一个时，器件晶片为器件晶圆10经过切割以与单颗第一芯片30一一对应；当第一芯片30的数量为至少两个时，器件晶片为未经切割的器件晶圆10，或者尺寸较大的单颗裸芯片。
通过可光刻键合材料40将所述第一芯片30键合于所述器件晶圆11的正面上，所述可光刻键合材料40避开焊垫(第一焊垫11、第二焊垫31)设置、覆盖所述第一导电凸块51外围的区域。所述第一焊垫11和所述第二焊垫31包括正对部分、错开部分，所述正对部分的面积为第一焊垫11或第二焊垫31面积的至少二分之一。所述可光刻键合材料40的厚度为5-200μm，所述可光刻键合材料40至少覆盖所述第一芯片30面积的10％。
参考图6，还提供互连芯片100，互连芯片100键合于第一空腔20底部的器件晶圆10上，互连芯片100的详细内容请参考实施例1，此处不再赘述。
参考图7，器件晶圆10上设有介质层13，介质层13具有第一空腔20，第一芯片30与器件晶圆10键合连接，第一芯片30键合在所述第一空腔20的底部，介质层13上设有焊球15，焊球15与介质层13中的电路层14电连，焊球15用于与外界电路电连，从而实现器件晶圆10与外部的电连；或者，参考图8，在器件晶圆10上通过插塞2或者TSV孔与外界电连，器件晶圆10与外部电连接的方式有很多，此处不做限制。
参考图9，封装结构还可以包括第三焊垫12，所述第三焊垫12位于器件晶圆10内的互连结构上并与第二芯片80的表面上形成的第四焊垫81电连接，第三焊垫12和第四焊垫81相对设置，进行所述电镀工艺时，在所述第三焊垫12和所述第四焊垫81之间形成第二导电凸块90。
参考图10，封装结构还包括：在所述第一芯片30上键合第三芯片60，所述第三芯片60与所述第一芯片30电连接。具体包括：第一芯片30上的第二表面上包括第五焊垫32，第五焊垫32与第一芯片30电连接，电连接的方式可以是通过第一芯片30内部的互连线实现电连接，也可以通过插塞实现电连接，此处不做限制，所述第三芯片60的表面上形成第六焊垫61，第五焊垫32和第六焊垫61相对设置，可以通过所述电镀工艺，在所述第五焊垫32和所述第六焊垫61之间形成第三导电凸块70；第三芯片60与第一芯片30也可以通过非电镀工艺实现电连接，比如参考图11，第三芯片60与第一芯片30也可以通过植球工艺形成的导电块71实现电连接，此时在第一芯片30和第三芯片60之间并不需要提供可光刻键合材料做支撑，在其它实施例中，也可以通过熔融键合工艺实现电连接，第一芯片30与第三芯片60的电连接方式有很多种，此处不做限制。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (20)

1.一种晶圆级系统封装方法，其特征在于，包括：
提供器件晶圆，所述器件晶圆的表面具有多个裸露的第一焊垫，所述器件晶圆的表面形成第一空腔，至少部分所述第一焊垫位于所述第一空腔的下方；
提供第一芯片，所述第一芯片的表面具有多个裸露的第二焊垫，将所述第一芯片嵌入所述第一空腔并与所述器件晶圆键合连接，所述第一焊垫与所述第二焊垫相对以围成空隙；
通过电镀工艺在所述空隙中形成第一导电凸块，所述第一焊垫与所述第二焊垫通过所述第一导电凸块电连接。
2.根据权利要求1所述的晶圆级系统封装方法，其特征在于，通过可光刻的键合材料，芯片粘结膜，金属，介质层，或聚合物材料之一或组合将所述第一芯片键合于所述器件晶圆上。
3.根据权利要求2所述的晶圆级系统封装方法，其特征在于，所述可光刻键合材料的厚度为5-200μm，所述可光刻键合材料至少覆盖所述第一芯片面积的10％。
4.根据权利要求2所述的晶圆级系统封装方法，其特征在于，所述可光刻键合材料留有连通所述空隙的流体通道，以使外部电镀液体流入所述空隙。
5.根据权利要求4所述的晶圆级系统封装方法，其特征在于，所述可光刻键合材料覆盖所述第一导电凸块外围的区域。
6.根据权利要求2所述的晶圆级系统封装方法，其特征在于，在所述第一芯片上或者所述器件晶圆上形成所述可光刻键合材料，之后将所述第一芯片与所述器件晶圆键合连接。
7.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述第一焊垫和所述第二焊垫包括正对部分、错开部分，所述正对部分的面积大于所述第一焊垫或所述第二焊垫面积的二分之一。
8.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述第一空腔的形成方法包括：
在所述器件晶圆上刻蚀形成所述第一空腔；或者：
所述器件晶圆包括介质层，刻蚀所述介质层形成所述第一空腔；或者，
形成器件晶圆时形成牺牲块，形成器件晶圆后去掉所述牺牲块形成所述第一空腔。
9.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述第一导电凸块的横截面积大于10平方微米。
10.根据权利要求2所述的晶圆级系统封装方法，其特征在于，所述可光刻键合材料包括膜状干膜或液态干膜。
11.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述器件晶圆具有相对的正面和背面，在所述器件晶圆的正面和/或背面键合所述第一芯片。
12.根据权利要求1所述的晶圆级系统封装方法，其特征在于，第一芯片与所述器件晶圆键合之后，还包括：在所述第一芯片上键合第二芯片，所述第二芯片与所述第一芯片电连接。
13.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述第一芯片包括具有CMOS、CIS、二极管、三极管至少之一的PN结器件；或者，所述第一芯片包括电感、电容、滤光片、MLCC、连接件至少之一的无源器件；或者，所述第一芯片包括包括逻辑芯片、存储芯片、中央处理器芯片、微处理器芯片、模数转换芯片的至少之一；或者，所述第一芯片包括麦克风、压力传感器、陀螺仪、速度传感器、加速度传感器中的至少一种MEMS芯片或者感测传感射频信号、红外辐射信号、可见光信号、声波信号、电磁波信号其中之一的传感器芯片；或者，所述第一芯片包括具有塑封层的芯片、设有屏蔽层或吸收层的芯片、一面暴露插塞的芯片或具有空气开口的芯片的至少之一。
14.一种晶圆级系统封装结构，其特征在于，包括：
器件晶片，所述器件晶片的表面具有第一空腔和多个裸露的第一焊垫，至少部分所述第一焊垫位于所述第一空腔的下方；
第一芯片，所述第一芯片的表面具有多个裸露的第二焊垫，所述第一芯片嵌入所述第一空腔并与所述器件晶片键合连接，使所述第一焊垫和所述第二焊垫相对设置；
第一导电凸块，通过电镀工艺形成于所述第一焊垫与所述第二焊垫之间。
15.根据权利要求14所述的晶圆级系统封装结构，其特征在于，通过可光刻键合材料将所述第一芯片键合于所述器件晶片上。
16.根据权利要求15所述的晶圆级系统封装结构，其特征在于，所述可光刻键合材料的厚度为5-200μm，所述可光刻键合材料至少覆盖所述第一芯片面积的10％。
17.根据权利要求15所述的晶圆级系统封装结构，其特征在于，所述可光刻键合材料覆盖所述第一导电凸块外围的区域。
18.根据权利要求14所述的晶圆级系统封装结构，其特征在于，所述第一焊垫和所述第二焊垫包括正对部分、错开部分，所述正对部分的面积大于所述第一焊垫或所述第二焊垫面积的二分之一。
19.根据权利要求14所述的晶圆级系统封装结构，其特征在于，还包括：塑封层，所述塑封层覆盖所述器件晶片和所述第一空腔，所述塑封层密封所述第一导电凸块。
20.根据权利要求14所述的晶圆级系统封装方法，其特征在于，所述第一芯片距离所述第一空腔侧壁大于10μm。
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