CN114823376A - 一种晶圆级系统封装结构及其封装方法 - Google Patents

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Abstract

本发明公开晶圆级系统封装结构及其封装方法，其中，封装方法包括：提供器件晶圆，其包括多个第一芯片，器件晶圆的上表面暴露出第一芯片的第一互连电极和外接电极；通过电镀工艺在外接电极上形成外接导电凸块，在第一互连电极上形成互连导电凸块；提供多个第二芯片和多个互连芯片；在第二芯片的下表面或器件晶圆的上表面形成第一粘合层；并在第一粘合层中形成开口；通过第一粘合层将第二芯片键合在器件晶圆上，第二芯片遮盖空腔，空腔作为第二芯片的工作腔；并使第二芯片的第二互连电极与互连导电凸块电连接；在互连芯片的下表面或器件晶圆的上表面形成第二粘合层；通过第二粘合层将互连芯片键合在器件晶圆上，并使互连结构与外接导电凸块电连接。

Description

一种晶圆级系统封装结构及其封装方法
技术领域
本发明涉及半导体器件制造领域，尤其涉及一种晶圆级系统封装结构及其封装方法。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(ball gridarray，BGA)、芯片尺寸封装(chip scale package，CSP)、晶圆级封装(wafer levelpackage，WLP)、三维封装(3D)和系统封装(system in package，SiP)。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用三维立体堆叠模式的晶圆级系统封装(wafer level package systemin package，WLPSIP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
在晶圆级系统封装工艺中，不仅需要将两片裸芯片键合在一起以实现物理连接，同时还需要连接其互连引线，从而实现电性连接。
发明内容
本发明的目的在于提供一种晶晶圆级系统封装结构及其封装方法，能够简化封装工艺。
为了实现上述目的，本发明提供了一种晶圆级系统封装方法，包括：
提供器件晶圆，所述器件晶圆的包括多个第一芯片，所述第一芯片具有暴露出所述器件晶圆上表面且相间隔的第一互连电极和外接电极；
通过电镀工艺在所述外接电极上形成外接导电凸块，在所述第一互连电极上形成互连导电凸块；
提供多个第二芯片和多个互连芯片，所述第二芯片的下表面具有裸露的第二互连电极；所述互连芯片中形成有互连结构，所述互连芯片的下表面暴露部分所述互连结构；
在所述第二芯片的下表面或所述器件晶圆的上表面形成第一粘合层；并在所述第一粘合层中形成开口；通过所述第一粘合层将所述第二芯片键合在所述器件晶圆上，使所述开口形成密封的空腔；并使所述第二互连电极与所述互连导电凸块电连接；
在所述互连芯片的下表面或所述器件晶圆的上表面形成第二粘合层；通过所述第二粘合层将所述互连芯片键合在所述器件晶圆上，并使所述互连芯片的互连结构与所述外接导电凸块电连接。
本发明还提供了一种晶晶圆级系统封装结构，包括：
器件晶圆，所述器件晶圆的上表面具有第一互连电极和外接电极，所述第一互连电极上电连接有互连导电凸块，所述外接电极上电连接有外接导电凸块，所述互连导电凸块和所述外接导电凸块通过电镀工艺形成；
所述器件晶圆的上表面设有可光刻的键合材料，所述可光刻的键合材料中具有开口；
第二芯片，所述第二芯片通过所述可光刻的键合材料粘合在所述器件晶圆上并遮盖所述开口形成空腔，所述空腔作为所述第二芯片的工作腔；所述第二芯片的下表面具有第二互连电极，所述第二互连电极与所述互连导电凸块电连接；
互连芯片，所述互连芯片中形成有互连结构，所述互连芯片的下表面暴露部分所述互连结构；所述互连芯片通过所述可光刻的键合材料粘合在所述器件晶圆上；所述互连结构与所述外接导电凸块电连接。
本发明的有益效果在于：
通过电镀工艺形成外接导电凸块和互连导电凸块，之后进行焊接工艺完成晶圆级系统集成，电镀工艺可以同时形成整个晶圆上的多个外接导电凸块和互连导电凸块，可以提高效率，而且，与半导体的前段工艺兼容，从而可以利用前段工艺完成晶圆级系统集成，使整个系统集成的工艺效率大大提升，节省了前段工艺与封装工艺之间的转接。
进一步地，通过互连芯片，将第一芯片和第二芯片构成的芯片模块的引出端(例如，I/O端)引至器件晶圆中具有第一互连电极和外接电极的一侧，与将引出端引至器件晶圆中背向第一互连电极和外接电极的一侧的方案相比，本发明后续能够不对器件晶圆进行处理(例如，进行背面减薄处理或者硅通孔互连工艺)，从而减小对器件晶圆的损伤，有利于提高封装可靠性，而且，使所述封装方法适用于各种晶圆的系统集成，相应提高封装兼容性。
进一步地，通过干膜键合第二芯片和第一芯片以及互连芯片和第一芯片，一方面干膜是可光刻材料，可以通过半导体工艺形成所需的图案样式，工艺简单且与半导体工艺兼容，可批量化生产。而且干膜的弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，减小第二芯片/互连芯片与第一芯片的结合应力。光刻干膜时，可以在预形成外接导电凸块和互连导电凸块的区域外周保留围墙结构的干膜，这样在形成外接导电凸块和互连导电凸块时，由于干膜的阻挡，可以形成预期形状的外接导电凸块和互连导电凸块，防止外接导电凸块和互连导电凸块横向外溢。当第二芯片的下方需要形成空腔时，通过粘合层形成空腔，可以节省工艺步骤(否则需要在制造第二芯片时形成空腔)。
每个所述第二芯片以及每个所述互连芯片均以芯片级的方式单独键合于所述器件晶圆上，以便于能够精准地将每个第二芯片或每个互连芯片键合至预设的位置处，从而提高封装可靠性。
进一步地，多个第二芯片与互连导电凸块和/或多个互连芯片与外接导电凸块可以同时进行热压键合，相较于将每个第二芯片或互连芯片单点热压键合大幅度提高了制造效率。
进一步地，形成粘合层时，其投影以第二芯片/互连芯片的中心为中心，覆盖面积大于第二芯片/互连芯片面积的10％，优选覆盖第二芯片/互连芯片的全部下表面(除电极所在的区域)，这样，在后续工艺形成塑封层时，保证第二芯片/互连芯片的下方没有空隙，提高结合强度，提高成品率。
进一步地，第二互连电极与互连导电凸块在垂直于器件晶圆表面方向上重叠区域的面积大于第二互连电极面积的一半，以提高两者的结合强度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图8示出了根据本发明实施例1的一种晶圆级系统封装方法中不同步骤中对应的结构示意图。
附图标记说明：
10-器件晶圆；110-第一互连电极；111-外接电极；101-第一芯片；12-介质层；50-互连芯片；501-焊垫；502-插塞；20-第二芯片；21-第二互连电极；30-互连导电凸块；31-外接导电凸块；40-粘合层；41-开口；60-塑封层；61-重布线层；62-焊球；70-绝缘层；80-封盖基板；81-容置空腔；82-电性引出结构。
具体实施方式
以下结合附图和具体实施例对本发明进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如果本文的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
实施例1
本发明一实施例提供了一种晶圆级系统封装方法，包括以下步骤：
S01：提供器件晶圆，所述器件晶圆包括多个第一芯片，所述第一芯片具有暴露出所述器件晶圆上表面且相间隔的第一互连电极和外接电极；
S02：通过电镀工艺在所述外接电极上形成外接导电凸块，在所述第一互连电极上形成互连导电凸块；
S03：提供多个第二芯片和多个互连芯片，所述第二芯片的下表面具有裸露的第二互连电极；所述互连芯片中形成有互连结构，所述互连芯片的下表面暴露部分所述互连结构；
S04：在所述第二芯片的下表面或所述器件晶圆的上表面形成第一粘合层；并在所述第一粘合层中形成开口；通过所述第一粘合层将所述第二芯片键合在所述器件晶圆上，所述第二芯片遮盖所述空腔，所述空腔作为所述第二芯片的工作腔；并使所述第二互连电极与所述互连导电凸块电连接；
S05：在所述互连芯片的下表面或所述器件晶圆的上表面形成第二粘合层；通过所述第二粘合层将所述互连芯片键合在所述器件晶圆上，并使所述互连芯片的互连结构与所述外接导电凸块电连接。
需要说明的是，本说明书中的S0N不代表制造工艺的先后顺序。
图1至图8示出了本实施例的晶圆级系统封装方法的不同步骤对应的结构示意图，请参考图1至图8，详细说明各步骤。
参考图1，本实施例的封装方法用于实现晶圆级系统封装，提供器件晶圆10，器件晶圆10用于在后续工艺中与待集成芯片进行键合。本实施例中，器件晶圆10采用集成电路制作技术所制成，器件晶圆10包括衬底。作为一种示例，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。本实施例中，器件晶圆10包括相对的晶圆正面和晶圆背面，晶圆背面指的是器件晶圆10中衬底的底部表面。
器件晶圆10的上表面形成有多个第一芯片101，第一芯片101包括相对的第一表面(上表面)和第二表面(下表面)，第一表面具有裸露的且相间隔的第一互连电极110和外接电极111。且在第一表面的边缘处，第一互连电极110和外接电极111被裸露。其中，第一表面与晶圆正面为同一表面，第一互连电极110和外接电极111均为第一芯片101的互连引线焊盘(Pad)，用于实现第一芯片101与其他芯片或电路结构的电连接。本实施例中，第一互连电极110和外接电极111与第一芯片101中不同的电路结构电连接。
本实施例中，后续需要在第一芯片101的第一互连电极上形成互连导电凸块，在外接电极上形成外接导电凸块，且互连导电凸块和外接导电凸块相隔离，从而实现两者的电隔离。因此，第一互连电极110和外接电极111的最小间距不宜过小。如果第一互连电极110和外接电极111的最小间距过小，则互连导电凸块和外接导电凸块容易桥接(bridge)或者融合(merge)，从而对封装可靠性产生不良影响。为此，本实施例中，第一互连电极110和外接电极111的最小间距为3微米。还需要说明的是，在其他实施例中，根据电路设计，第一互连电极也可以和外接电极实现电连接。
本实施例中，后续在第一芯片101上键合第二芯片，第一互连电极110用于实现与第二芯片的电连接。外接电极111用于将第一芯片101以及相对应的第二芯片构成的芯片模块的电性引出，从而实现该芯片模块与其他具有电路结构的基板的电连接。
本实施例中，器件晶圆的上表面形成有介质层12，第一互连电极110和外接电极111露出的位置利用介质层12进行保护以防止短路，且在器件晶圆10的制作过程中，通过对介质层12进行刻蚀以暴露第一互连电极110和外接电极111，因此，第一互连电极110和外接电极111的表面低于器件晶圆10的第一表面，即器件晶圆10的第一表面形成有分别露出第一互连电极110和外接电极111的凹槽。另外介质层12具有一定的厚度，可以在后续形成互连导电凸块和外接导电凸块的步骤中提供空间。
参考图2，在器件晶圆10的上表面形成粘合层40，所述粘合层40用于在后期工艺中将第二芯片和互连芯片粘合在器件晶圆10的上表面。需要说明的是，本实施例中形成的粘合层，包括将第二芯片粘合在器件晶圆上的第一粘合层和将互连芯片粘合在器件晶圆上的第二粘合层，本实施例中，第一粘合层和第二粘合层为同一工艺步骤中的同一层。在其他实施例中，第一粘合层和第二粘合层可以是分步形成的，第一粘合层可以形成在器件晶圆的表面也可以形成在第二芯片的表面，第二粘合层可以形成在器件晶圆的表面也可以形成在互连芯片的表面。
本实施例中，粘合层40为可光刻的键合材料，其中可光刻的键合材料包括膜状干膜或液态干膜，在其他实施例中，也可以选择其他光敏粘合材料。膜状干膜是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基版上，经曝光显影处理，即可在干膜内形成图形。液态干膜指的是膜状干膜中的成分以液态的形式存在。干膜是一种永久键合膜，粘结强度较高。膜状干膜可以通过贴膜的方式形成在器件晶圆10上，液态干膜通过旋涂工艺涂布在器件晶圆10上，之后对液态干膜进行固化处理。通过干膜键合第二芯片/互连芯片和器件晶圆10，一方面干膜是可光刻材料，可以通过半导体工艺形成所需的图案样式，工艺简单且与半导体工艺兼容，可批量化生产。而且干膜的弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，减小第二芯片/互连芯片与器件晶圆10的结合应力。
本实施例中，形成完所述粘合层40后，还包括：图形化所述粘合层40，在粘合层40中形成开口41，所述开口41的深度等于或小于所述粘合层40的厚度。形成开口41的区域对应第二芯片20的工作区域，后期工艺键合第二芯片后，形成空腔，此空腔作为第二芯片的工作腔，当第二芯片20的下方需要形成空腔时，通过在可光刻的键合层中形成空腔，可以节省工艺步骤(否则需要在制造第二芯片时形成空腔)。本实施例中，开口41用于隔热，因此对于开口41的深度并不做限定，开口41可以贯穿粘合层40(开口深度与粘合层40厚度相同)也可以只贯穿粘合层40的一部分厚度(开口深度小于粘合层40的厚度)。在其他实施例中，如果需要对开口的深度进行限定，则在形成可光刻的键合材料时，形成合适的厚度。对于空腔型体声波谐振器(fbar)和表声波谐振器(SAW)在主体谐振区下方设置有下空腔，上方形成有封盖，封盖和主体谐振区之间形成了上空腔，本实施例中的空腔可以即可以作为上空腔也可以作为下空腔。对于牢固安置型体声波谐振器(SMR)，其上方也封盖之间形成有上空腔，本实施例中的空腔可以作为上空腔。对于红外热电堆传感器，其功能区下方设置有用于隔热的隔热空腔，本实施例形成的空腔可以作为隔热空腔。对于超声波传感器，膜状的振动部悬空设置，上表面用于接收超声波，下表面遮盖空腔，本实施例的空腔可以作为超声波传感器的下空腔。本实施例中，粘合层40形成在器件晶圆的表面，在另一个实施例中，粘合层40也可以形成在第二芯片20的表面。粘合层40形成在第二芯片20的下表面并不影响形成开口41。
在一个可选的实施例中，形成完所述粘合层后，还包括：图形化所述粘合层，在预形成所述外接导电凸块和互连导电凸块的区域外周形成围墙结构。围墙结构围成的内部为形成外接导电凸块或互连导电凸块的区域，围墙结构优选为封闭的环形结构，围成的空间为柱形。光刻粘合层时，在预形成外接导电凸块或互连导电凸块的区域外周保留围墙结构的粘合层，这样在形成外接导电凸块或互连导电凸块时，由于围墙的阻挡，可以形成预期形状的外接导电凸块或互连导电凸块，防止外接导电凸块或互连导电凸块横向外溢。
本实施例中，形成的所述粘合层40的厚度为5-200μm，如15μm、30μm、80μm、150μm等。且键合所述第二芯片时，所述粘合层40在所述器件晶圆10表面方向上的投影以所述第二芯片20的中心为中心，并至少覆盖所述第二芯片面积的10％；和/或，键合所述互连芯片时，形成的所述粘合层的厚度为5-200μm，且所述粘合层在所述器件晶圆表面方向上的投影以所述互连芯片的中心为中心，并至少覆盖所述互连芯片面积的10％。具体为，粘合层40的厚度和后期工艺中形成的互连导电凸块/外接导电凸块的高度相关。两者的相关性在后面形成互连导电凸块/外接导电凸块的时候进行详细介绍。本实施例中，第二芯片下方的粘合层40至少覆盖第二芯片面积的10％，且互连芯片下方的粘合层40至少覆盖互连芯片面积的10％，粘合层其覆盖在第二芯片/互连芯片的中央位置。因为在后续工艺中形成塑封层时，塑封层不容易填充至第二芯片/互连芯片的中间位置(因为距离第二芯片/互连芯片的边缘较远)，本方案的粘合层40不但起到粘合的作用，还起到了提前密封的作用，粘合层40和后续工艺中的塑封层共同起到密封第二芯片/互连芯片的作用。可选方案中，粘合层40覆盖第二芯片20/互连芯片的全部下表面(除电极所在的区域)，这样，在后续工艺形成塑封层时，保证第二芯片/互连芯片下方没有空隙，提高结合强度，提高成品率。
继续参考图2，通过电镀工艺在所述第一互连电极110上形成互连导电凸块30，在所述外接电极111上形成外接导电凸块31。在本实施例中，外接导电凸块31和所述互连导电凸块30在同一电镀工艺步骤中形成，即两者同时形成，在另一个实施例中，所述外接导电凸块30和所述互连导电凸块31在不同的电镀工艺步骤中形成，即两者是分步形成的。当两者分步形成时，可以采用相同的工艺参数也可以采用不同的工艺参数。可以理解，同时形成互连导电凸块30和外接导电凸块31，有利于简化工艺步骤，提高封装效率。
外接导电凸块31或互连导电凸块30的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种。形成的互连导电凸块30的高度和干膜的高度以及第二芯片的结构有关系，当第二芯片的第二互连结电极与第二芯片的下表面相平时，互连导电凸块30的高度和干膜的高度(本实施例中还包括介质层12的高度)大致等高，这样第二芯片和干膜粘合的同时，第二互连电极21与互连导电凸块30正好相接触。当第二互连电极21相对于第二芯片20的下表面向下凹陷时，互连导电凸块30的高度等于凹陷的深度+干膜厚度+介质层12的厚度。可选实施例中，互连导电凸块30的高度为5-200μm。如10μm、50μm、100μm。
电镀工艺包括化学镀钯浸金(ENEPIG)或化学镍金(ENIG)，其中ENEPIG或ENIG的工艺参数可以参照表1。
表1
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通过电镀工艺形成互连导电凸块和外接导电凸块，之后进行焊接工艺完成晶圆级系统集成，电镀工艺可以同时形成整个晶圆上的多个导电凸块和外接导电凸块，可以提高效率，而且，与半导体的前段工艺兼容，从而可以利用前段工艺完成晶圆级系统集成，使整个系统集成的工艺效率大大提升，节省了前段工艺与封装工艺之间的转接。
在进行化学镀之前，为了更好的完成电镀工艺，可以先对电极(第一互连电极、第二互连电极、外接电极)的表面进行清洁，以去除电极表面的自然氧化层、提高焊垫的表面湿润度(wetabilities)；之后，可以进行活化工艺，促进镀层金属在待镀金属上的形核生长。
为了更好的实现电镀，形成比较完善的外接导电凸块和互连导电凸块，第一互连电极、第二互连电极的设置也需要满足一定的要求，比如：电极暴露出面积为5-200平方微米，在该范围内，导电凸块可以与电镀液较充分的接触，避免电极与镀液不充分接触而影响导电凸块与电极的接触，比如接触面积过小影响电阻，或者，无法接触造成电接触不良；而且，也可以保证接触面积不会过大而降低电镀效率及不会占用过多的面。
形成的导电凸块的横截面积大于10平方微米，既可以保证导电凸块占用的面积不会太大，也可以保证导电凸块与电极之间的结合强度。
可选方案中，导电凸块的材料与电极的材料相同，这样更容易形成导电凸块。当然，电极的材料可以与导电凸块的材料不同，为了后续更容易形成导电凸块，可以在电极上先形成材料层，该材料层的材料与导电凸块的材料相同，形成材料层的方法可以为沉积工艺。参考图3，提供多个第二芯片20和互连芯片50，所述第二芯片20的下表面具有第二互连电极21。所述互连芯片50中形成有互连结构51，所述互连芯片50的下表面暴露部分所述互连结构51。
所述第二芯片20用于作为晶圆级封装中的待集成芯片，本实施例晶圆级系统封装方法可以实现异质集成。相应地，所述第二芯片20可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。所述第二芯片20采用集成电路制作技术所制成，可以为存储芯片、通讯芯片、处理器或逻辑芯片。所述第二芯片20通常包括形成于半导体衬底上的NMOS器件或PMOS器件等。第二互连电极21位于所述第二芯片20的下表面，用于实现所述第二芯片20与其他器件的电性连接。具体地，所述第二互连电极21可以是焊盘(Pad)。本实施例中，所述第二互连电极21的材料包括铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种，优选方案中，第二互连电极21和互连导电凸块30的材料组合包括金-金、铜-铜、铜-锡或金-锡。
多个第二芯片为同功能芯片；所述多个第二芯片至少包括两种不同功能的芯片；所述第一芯片为无源器件或者有源器件。
所述第二芯片可以是传感器模组芯片、MEMS芯片、滤波器芯片、逻辑芯片、存储芯片、电容、电感等，电容可以是MLCC电容。所述传感器模组芯片包括至少传感射频信号、红外辐射信号、可见光信号、声波信号、电磁波信号其中之一的模组芯片；所述滤波器芯片包括：表面声波谐振器、体声波谐振器至少其中之一。第二芯片可以是经过封装的芯片，则后续无需进行塑封工艺。第二芯片也可以是经过裸芯片，第二芯片也可以是顶面有屏蔽层的芯片。
互连芯片50用于将外接电极111的电性引出，因此，互连芯片50的至少一个面露出部分互连结构51，从而使互连结构51能够与外接电极111实现电连接。通过互连芯片51，能够将第一芯片101和第二芯片20构成的芯片模块的引出端(例如，I/O端)引至器件晶圆10中具有第一互连电极110和外接电极111的一侧，与将引出端引至器件晶圆10中背向第一互连电极110和外接电极111的一侧的方案相比，本实施例后续能够不对器件晶圆10进行处理(例如，进行背面减薄处理或者硅通孔互连工艺)，从而减小对器件晶圆10的损伤，有利于提高封装可靠性，而且，使所述封装方法适用于各种器件晶圆10的系统集成，相应提高封装兼容性。
本实施例中，采用半导体工艺制备互连芯片50，以提高互连芯片50制备工艺的工艺兼容性，且便于通过晶圆级的制备方法形成互连芯片50，提高制备效率。具体地，提供半导体衬底；在半导体衬底中形成多个互连结构51；形成互连结构51后，对半导体衬底进行切割，获得多个分立的互连芯片50。其中，半导体衬底可以为硅衬底。
作为一种示例，互连结构51贯穿互连芯片50，互连结构51的两端均被暴露，其中一端用于与外接导电凸块31实现电连接，另一端用于与其他互连结构(例如，引出端)实现电连接。具体地，互连芯片300包括相对的第三表面和第四表面，互连结构51包括插塞501、与插塞501连接的互连线(未示出)、以及焊垫502，焊垫502为互连芯片50的第三表面暴露的部分。也就是说，互连结构51包括位于第三表面的互连线和焊垫502、以及从第四表面嵌于互连芯片50中的插塞501，插塞501与互连线相连。其中，第三表面暴露部分的互连线，且互连线中被第三表面暴露的部分作为焊垫502。
互连线能够起到再布线层(redistribution layer，RDL)的作用。例如，当第一芯片101具有多个外接电极111时，能够通过互连线连接多个外接电极111，并通过一个插塞501将多个外接电极111的电性引出。插塞501用于与后续形成的引出端实现电连接。而且，插塞501具有一定的高度，从而有利于降低后续引出端的形成难度。
本实施例中，互连线的材料为铝。铝工艺较为简单，且工艺成本较低，因此通过选用铝互连层，有利于降低封装工艺的工艺难度和工艺成本。在其他实施例中，互连线还可以为其他可适用的导电材料。本实施例中，插塞501的材料为铜。铜的电阻率较低，通过选取铜材料，有利于提高插塞501的导电性能；而且，插塞501形成于互连孔中，铜的填充性较好，从而提高插塞501在互连孔内的形成质量。在其他实施例中，插塞还可以为其他可适用的导电材料。
在另一些实施例中，互连结构也可以仅包括贯穿互连芯片的插塞，插塞相应为互连芯片的第三表面暴露的部分。在其他实施例中，互连结构包括互连线和焊垫，焊垫为互连芯片的第三表面暴露的部分。
本实施例中，在形成互连线之后，形成插塞501。具体地，形成位于第三表面的互连线；以互连线朝向第四表面的表面作为刻蚀停止位置，从第四表面刻蚀互连芯片50，形成互连孔；填充互连孔，形成插塞501。通过先形成互连线，在形成互连孔的过程中，易于控制刻蚀停止的位置。在其他实施例中，也可以在形成插塞之后，形成互连线。
本实施例中，互连芯片50的厚度大于或等于第二芯片20的厚度。后续将第二芯片20和互连芯片50均键合至第一芯片101的第一表面(上表面)上，且还会在器件晶圆10上形成覆盖第二芯片20和互连芯片50的封装层，封装层背向器件晶圆10的面露出互连芯片50的第四表面，因此，通过使互连芯片50的厚度大于或等于第二芯片20的厚度，便于封装层露出第四表面的同时，将第二芯片20掩埋在内。但是，如果互连芯片50和第二芯片20的厚度差值过大，相应会导致后续所形成封装结构的厚度过大，不利于器件小型化的发展。为此，本实施例中，互连芯片50和第二芯片20的厚度差值为0微米至100微米。
参考图4，将所述第二芯片20和所述互连芯片50键合在所述器件晶圆10的上表面，并使所述第二互连电极21与所述互连导电凸块30电连接，所述互连芯片50的互连结构51与所述外接导电凸块31电连接。
本实施例中，每个所述第二芯片20或互连芯片50以芯片级的方式逐一粘合在所述器件晶圆10上。在另一个实施例中，多个第二芯片20和互连芯片50可以同时粘合在器件晶圆10上。所述第二芯片20具有第二互连电极21的面为正面(所述互连芯片50暴露出互连结构51的一面为正面)，与正面相背的面为背面，所述第二芯片20和互连芯片50键合于所述器件晶圆10之前，将所述第二芯片20和互连芯片50的背面临时键合于基板上；通过所述基板将所述第二芯片20和互连芯片50键合在所述器件晶圆10上，之后，解键合所述基板。基板可以是载体晶圆，用于临时固定所述多个第二芯片20和互连芯片50，所述基板还用于在第二芯片20和互连芯片50与器件晶圆10键合的过程中，为第二芯片20和互连芯片起到支撑作用，从而提高键合的可靠性。所述第二芯片20和互连芯片50通过粘合层或静电键合临时键合于所述基板上。静电键合技术是不用任何粘结剂实现键合的一种方法。在键合过程中，将要键合的第二芯片/互连芯片和基板分别连接不同的电极，在电压作用下使第二芯片/互连芯片和基板表面形成电荷，且所述第二芯片/互连芯片与基板表面电荷电性不同，从而在第二芯片/互连芯片与基板键合过程中产生较大的静电引力，实现两者的物理连接。相应地，在解键合的过程中，可以通过化学方法或机械剥离的方式使所述基板与所述第二芯片/互连芯片相分离。
本实施例中，所述第二互连电极21和所述互连导电凸块30的材料为金属，通过热压键合工艺将所述第二互连电极21与所述互连导电凸块30电连接；和/或，所述互连结构51与所述外接导电凸块31的材料为金属，通过热压键合工艺将所述互连结构与所述外接导电凸块31电连接。通过将多个第二芯片20/互连芯片50先粘合在器件晶圆10上，对多个第二芯片20/互连芯片50实现了预对准，因此多个第二芯片20与互连导电凸块30和/或多个互连芯片50与外接导电凸块31可以同时进行热压键合，相较于将每个第二芯片20或互连芯片50单点热压键合大幅度提高了制造效率。通过将第二芯片20和互连芯片50均键合于第一芯片101上，实现第二芯片20以及互连芯片50与器件晶圆10的系统集成。
本实施例中，所述互连结构51或所述第二互连电极21的面积为5-200平方微米；第二互连电极21与互连导电凸块30在垂直于器件晶圆10表面方向上重叠区域的面积大于第二互连电极21横截面积的一半，以提高两者的结合强度，同理，所述互连结构51与所述外接导电凸块31在垂直于所述器件晶圆10表面方向上重叠区域的面积大于所述互连结构51横截面积的一半。可选方案中，互连导电凸块30和第二互连电极21相互正对，即在垂直于器件晶圆10表面方向上，两者最大程度上相互重叠和/或，外接导电凸块31和互连结构51相互正对，即在垂直于器件晶圆10表面方向上，两者最大程度上相互重叠。在可选方案中，所述互连导电凸块30和/或外接导电凸块31的横截面积大于10平方微米，以保证结构强度。
参考图5和图6，本实施例中，键合所述第二芯片20和所述互连芯片50后，所述封装方法还包括：形成塑封层60，覆盖所述器件晶圆10的上表面，并包裹所述第二芯片20和所述互连芯片50，所述塑封层60露出所述互连芯片50的上表面和互连结构51；在所述塑封层60的顶面形成与所述互连结构51电连接的引出端。
所述封装层60覆盖器件晶圆10的上表面并包裹所述第二芯片20和所述互连芯片50，也就是说，所述封装层60填充于芯片之间的间隙，塑封层实现对第二芯片20和互连芯片50的密封，从而更好地隔绝空气和水分，进而提高了封装效果。塑封层60为绝缘材料，本实施例中，塑封层60的材料包括介电材料和塑封材料中的一种或两种，介电材料可以为氧化硅、氮化硅或者其他介电材料。具体地，塑封层60的材料可以为环氧树脂。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。作为一种示例，可以采用注塑(injection molding)工艺形成塑封层60。注塑工艺的填充性能较好，可以使注塑剂较好地填充在芯片之间，从而使第二芯片20和互连芯片50具有良好的封装效果。在其他实施例中，还可以采用其他工艺形成所述封装层60。
本实施例中，形成塑封层60后，对封装层60进行平坦化处理，直至露出互连芯片顶面的互连结构51。塑封层60为平坦面，以便于后续引出端的形成。在其他实施例中，也可以在形成塑封层60后，刻蚀互连芯片50上方的塑封层60，从而露出互连芯片50的互连结构51。
第二芯片20和相对应的第一芯片101构成芯片模块，引出端用于作为芯片模块的输入/输出端，且后续能够通过引出端将芯片模块键合至其他基板(例如电路板)上。
本实施例中，形成引出端的工艺包括凸块工艺，与打线(wirebond)工艺相比，本实施例能够实现晶圆级封装。具体地，引出端包括与互连结构51相连的重布线层61以及位于重布线层61上的焊球62。具体地，形成引出端的步骤包括：在塑封层60的顶面上形成与互连结构51的顶端(即被第四表面露出的一端)相连的重布线层61。重布线层61用于对互连结构51的顶端进行再分布。本实施例中，重布线层61的材料为铝。在其他实施例中，重布线层还可以为其他可适用的导电材料。作为一种示例，可以通过相应材料的沉积和刻蚀，形成重布线层61。其中，第二芯片20被塑封层60所覆盖，从而实现重布线层61与第二芯片20的隔离，相应的，重布线层61可以延伸至第二芯片20上方的塑封层60上，以便于根据实际封装需求，对互连结构51进行再分布。形成覆盖重布线层61的绝缘层70，绝缘层70中形成有露出部分的重布线层61的凹槽。凹槽用于为焊球62的形成提供空间位置。绝缘层70用于对重布线层61之间进行绝缘，且还用于为焊球的形成提供工艺平台，此外，绝缘层70还能够起到防水、防氧化和防污染等作用。本实施例中，绝缘层70的材料为光敏材料。相应的，可以通过光刻工艺对绝缘层70进行图形化，有利于简化工艺步骤、降低工艺成本。具体地，绝缘层70的材料可以为光敏聚酰亚胺(polyimide，PI)、光敏苯并环丁烯(benzocyclobutene，BCB)或光敏聚苯并恶唑(polybenzoxazole，PBO)。本实施例中，通过涂布的方式，在塑封层60上形成覆盖重布线层61的绝缘层70。相应的，采用光刻工艺图形化绝缘层70，露出部分的重布线层61。
参考图6，在凹槽中形成焊球62，焊球62和重布线层61构成引出端。本实施例中，采用凸块(Bumping)工艺形成焊球62。通过选用凸块工艺，有利于降低导电凸块62的厚度，从而减小封装结构的厚度。本实施例中，焊球62的材料为铜。需要说明的是，在其他实施例中，也可以采用植球工艺形成引出端。
还需要说明的是，在其他实施例中，当互连结构仅包括互连线和焊垫时，形成塑封层、并露出互连芯片后，形成引出端之前，所述晶圆级系统封装方法还包括：形成从互连芯片的上表面嵌于互连芯片中的插塞，插塞与互连线相连。
本实施例通过互连芯片50，将第一芯片101和第二芯片20构成的芯片模块的引出端(例如，I/O端)引至器件晶圆10中具有第一互连电极110和外接电极111的一侧，与将引出端引至器件晶圆10中背向第一互连电极和110外接电极111的一侧的方案相比，本发明后续能够不对器件晶圆10进行处理(例如，进行背面减薄处理或者硅通孔互连工艺)，从而减小对器件晶圆的损伤，有利于提高封装可靠性，而且，使所述封装方法适用于各种晶圆的系统集成，相应提高封装兼容性。
参考图7和图8，在一个实施例中，形成完所述外接导电凸块和所述互连导电凸块后(图4之后)，所述方法还包括：提供封盖基板80，所述封盖基板80的第一表面包含容置空腔81，键合所述封盖基板80的第一表面与所述器件晶圆10，并使所述容置空腔81至少遮盖所述第二芯片20的一部分。封盖基板80的材料可以为：可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟等半导体材料，也可以是介质材料。封盖基板80中形成有容置空腔81，容置空腔81可以较大，一个容置空腔81可以同时容纳多个第二芯片20，封盖基板80也可以包括多个子容置空腔，每个子容置空腔容纳一个或多个第二芯片20。在可选的实施例中，容置空腔81也可以只覆盖一个第二芯片20的一部分，如只覆盖第二芯片20的主体部分。如对于体声波谐振器或者表声波谐振器或者红外热堆传感器，芯片需要形成有空腔结构，并且空腔结构对应芯片结构的功能区，并不是将整个芯片包括在空腔中。如对于体声波谐振器(BAW)和表声波谐振器(SAW)以及牢固安置型体声波谐振器(SMR)在主体谐振区上方设置有上空腔，本实施例中的空腔可以作为上空腔，对于红外热电堆传感器，其功能区下方设置有用于隔热的隔热空腔，本实施例形成的空腔可以作为隔热空腔，对于超声波传感器，膜状的振动部悬空设置，上表面用于接收超声波，下表面遮盖空腔，本实施例的空腔可以作为超声波传感器的下空腔。
可选实施例中，封盖基板80键合在器件晶圆10上后，形成的空腔为密封的空腔，可以防止外界环境对空腔内器件的污染(水分、灰尘、油脂等)。在一个实施例中，所述互连芯片的上表面暴露部分所述互连结构，所述方法还包括：形成贯穿所述封盖基板80的电性引出结构82，所述电性引出结构82的一端连接于所述互连芯片的上表面暴露出的所述互连结构，另一端位于所述封盖基板80的上表面。
实施例2
本发明实施例2提供了一种晶晶圆级系统封装结构，图4示出了本实施例2的晶晶圆级系统封装结构的示意图，请参考图4，封装结构包括：
器件晶圆10，所述器件晶圆10的上表面具有第一互连电极110和外接电极111，所述第一互连电极110上电连接有互连导电凸块30，所述外接电极111上电连接有外接导电凸块31，所述互连导电凸块30和所述外接导电凸块31通过电镀工艺形成；
所述器件晶圆10的上表面设有可光刻的键合材料，所述可光刻的键合材料中具有开口41；
第二芯片20，所述第二芯片20通过所述可光刻的键合材料粘合在所述器件晶圆10上并遮盖所述开口41形成空腔，所述空腔作为所述第二芯片20的工作腔；；所述第二芯片20的下表面具有第二互连电极21，所述第二互连电极21与所述互连导电凸块30电连接；
互连芯片50，所述互连芯片中形成有互连结构51，所述互连芯片50的下表面暴露部分所述互连结构51；所述互连芯片50通过所述可光刻的键合材料粘合在所述器件晶圆10上；所述互连结构51与所述外接导电凸块31电连接。
本实施例的器件晶圆10、互连导电凸块30、外接导电凸块31，第二芯片20、互连芯片50以及可光刻的键合材料和空腔的具体结构，材料和位置关系等可参考实施例1，此处不再赘述。本实施例的可光刻的键合材料层在位置关系上相当于实施例1的粘合层，其材料为可光刻的键合材料，如干膜。可选方案中，开口41通过光刻干膜而形成。
本发明通过电镀工艺形成外接导电凸块和互连导电凸块，之后进行焊接工艺完成晶圆级系统集成，电镀工艺可以同时形成整个晶圆上的多个外接导电凸块和互连导电凸块，可以提高效率，而且，与半导体的前段工艺兼容，从而可以利用前段工艺完成晶圆级系统集成，使整个系统集成的工艺效率大大提升，节省了前段工艺与封装工艺之间的转接。
进一步地，通过互连芯片，将第一芯片和第二芯片构成的芯片模块的引出端(例如，I/O端)引至器件晶圆中具有第一互连电极和外接电极的一侧，与将引出端引至器件晶圆中背向第一互连电极和外接电极的一侧的方案相比，本发明后续能够不对器件晶圆进行处理(例如，进行背面减薄处理或者硅通孔互连工艺)，从而减小对器件晶圆的损伤，有利于提高封装可靠性，而且，使所述封装方法适用于各种晶圆的系统集成，相应提高封装兼容性。
进一步地，通过干膜键合第二芯片和第一芯片以及互连芯片和第一芯片，一方面干膜是可光刻材料，可以通过半导体工艺形成所需的图案样式，工艺简单且与半导体工艺兼容，可批量化生产。而且干膜的弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，减小第二芯片/互连芯片与第一芯片的结合应力。光刻干膜时，可以在预形成外接导电凸块和互连导电凸块的区域外周保留围墙结构的干膜，这样在形成外接导电凸块和互连导电凸块时，由于干膜的阻挡，可以形成预期形状的外接导电凸块和互连导电凸块，防止外接导电凸块和互连导电凸块横向外溢。当第二芯片的下方需要形成空腔时，通过粘合层形成空腔，可以节省工艺步骤(否则需要在制造第二芯片时形成空腔)。
每个所述第二芯片以及每个所述互连芯片均以芯片级的方式单独键合于所述器件晶圆上，以便于能够精准地将每个第二芯片或每个互连芯片键合至预设的位置处，从而提高封装可靠性。
进一步地，多个第二芯片与互连导电凸块和/或多个互连芯片与外接导电凸块可以同时进行热压键合，相较于将每个第二芯片或互连芯片单点热压键合大幅度提高了制造效率。
进一步地，形成粘合层时，其投影以第二芯片/互连芯片的中心为中心，覆盖面积大于第二芯片/互连芯片面积的10％，优选覆盖第二芯片/互连芯片的全部下表面(除电极所在的区域)，这样，在后续工艺形成塑封层时，保证第二芯片/互连芯片的下方没有空隙，提高结合强度，提高成品率。
进一步地，第二互连电极与互连导电凸块在垂直于器件晶圆表面方向上重叠区域的面积大于第二互连电极面积的一半，以提高两者的结合强度。
需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于结构实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (21)

1.一种晶圆级系统封装方法，其特征在于，包括：
提供器件晶圆，所述器件晶圆包括多个第一芯片，所述第一芯片具有暴露出所述器件晶圆上表面且相间隔的第一互连电极和外接电极；
通过电镀工艺在所述外接电极上形成外接导电凸块，在所述第一互连电极上形成互连导电凸块；
提供多个第二芯片和多个互连芯片，所述第二芯片的下表面具有裸露的第二互连电极；所述互连芯片中形成有互连结构，所述互连芯片的下表面暴露部分所述互连结构；
在所述第二芯片的下表面或所述器件晶圆的上表面形成第一粘合层；并在所述第一粘合层中形成开口；通过所述第一粘合层将所述第二芯片键合在所述器件晶圆上，所述第二芯片遮盖所述空腔，所述空腔作为所述第二芯片的工作腔；并使所述第二互连电极与所述互连导电凸块电连接；
在所述互连芯片的下表面或所述器件晶圆的上表面形成第二粘合层；通过所述第二粘合层将所述互连芯片键合在所述器件晶圆上，并使所述互连芯片的互连结构与所述外接导电凸块电连接。
2.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述电镀工艺包括：化学镀钯浸金，其中化学镍的时间为30-50分钟，化学金的时间为4-40分钟，化学钯的时间为7-32分钟；或，
所述电镀工艺包括化学镍金，其中化学镍的时间为30-50分钟，化学金的时间为4-40分钟。
3.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述外接导电凸块和所述互连导电凸块在同一电镀工艺步骤中形成；或所述外接导电凸块和所述互连导电凸块在不同的电镀工艺步骤中形成。
4.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述第一粘合层和所述第二粘合层为同一工艺步骤中形成的同一层。
5.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述第二芯片具有热隔离部分，所述热隔离部分在所述器件晶圆表面的投影与所述空腔在所述器件晶圆表面的投影设有重叠的部分。
6.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述互连结构包括插塞，所述插塞为所述互连芯片的下表面暴露的部分；
或者，
所述互连结构包括插塞、与所述插塞连接的互连线、以及焊垫，所述焊垫为所述互连芯片的下表面暴露的部分。
7.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述互连结构包括互连线和焊垫，所述焊垫为所述互连芯片的下表面暴露的部分；
将所述互连芯片键合在所述第一芯片的上表面后，所述方法还包括：从所述互连芯片的上表面侧形成插塞，所述插塞与所述互连线相连。
8.根据权利要求1所述的晶圆级系统封装方法，其特征在于，每个所述第二芯片以及每个所述互连芯片均以芯片级的方式单独键合于所述晶圆上；
或者，
在将所述第二芯片和所述互连芯片键合于所述器件晶圆之前，将所述第二芯片和所述互连芯片临时键合于基板上；
在将所述第二芯片和所述互连芯片键合于所述器件晶圆之后，去除所述基板。
9.根据权利要求1所述的晶圆级系统封装方法，其特征在于，将所述第二芯片键合在所述器件晶圆上的方法包括：
在所述第二芯片的下表面或者所述器件晶圆的上表面形成可光刻的键合材料，所述可光刻的键合材料避开所述第二互连电极和所述互连导电凸块所在的区域；图形化所述可光刻的键合材料形成所述开口，所述开口的深度等于或小于所述可光刻的键合材料的厚度；通过所述可光刻的键合材料将所述第二芯片键合在所述器件晶圆上；和/或，将所述互连芯片键合在所述器件晶圆上的方法包括：
在所述互连芯片的下表面或者所述器件晶圆的上表面形成可光刻的键合材料层，所述可光刻的键合材料避开所述外接电极和所述互连结构所在的区域，通过所述可光刻的键合材料将所述互连芯片键合在所述器件晶圆上。
10.根据权利要求9所述的晶圆级系统封装方法，其特征在于，所述可光刻的键合材料包括：膜状干膜或液态干膜。
11.根据权利要求9所述的晶圆级系统封装方法，其特征在于，键合所述第二芯片时，形成的所述可光刻的键合材料的厚度为5-200μm，且所述可光刻的键合材料在所述器件晶圆表面方向上的投影以所述第二芯片的中心为中心，并至少覆盖所述第二芯片面积的10％；和/或，键合所述互连芯片时，形成的所述可光刻的键合材料的厚度为5-200μm，且所述可光刻的键合材料在所述器件晶圆表面方向上的投影以所述互连芯片的中心为中心，并至少覆盖所述互连芯片面积的10％。
12.根据权利要求9所述的晶圆级系统封装方法，其特征在于，形成完所述可光刻的键合材料后，所述方法还包括：
图形化所述可光刻的键合材料，在预形成所述外接导电凸块和所述互连导电凸块的区域外周形成围墙结构。
13.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述第二互连电极与所述互连导电凸块的材料为金属，通过热压键合工艺将所述第二互连电极与所述互连导电凸块电连接；和/或，所述互连结构与所述外接导电凸块的材料为金属，通过热压键合工艺将所述互连结构与所述外接导电凸块电连接。
14.根据权利要求11所述的晶圆级系统封装方法，其特征在于，所述第二互连电极与所述互连导电凸块之间或者，所述互连结构与所述外接导电凸块之间同时进行多点热压键合或者逐一进行单点热压键合。
15.根据权利要求1所述的晶圆级系统封装方法，其特征在于，所述第二互连电极与所述互连导电凸块在垂直于所述器件晶圆表面方向上重叠区域的面积大于所述第二互连电极横截面积的一半；和/或，所述互连结构与所述外接导电凸块在垂直于所述器件晶圆表面方向上重叠区域的面积大于所述互连结构横截面积的一半。
16.根据权利要求1所述的晶圆级系统封装方法，其特征在于，键合所述第二芯片和所述互连芯片后还包括：形成塑封层，覆盖所述器件晶圆的上表面，并包裹所述第二芯片和所述互连芯片，所述塑封层露出所述互连芯片上表面的所述互连结构；
在所述塑封层的顶面形成与所述互连结构电连接的引出端。
17.根据权利要求16所述的晶圆级系统封装方法，其特征在于，形成所述引出端包括：在所述塑封层的顶面形成重布线层，所述重布线层电连接所述互连结构，在所述重布线层和所述塑封层上形成绝缘层，以及电连接所述重布线层并突出于所述绝缘层表面的焊球。
18.根据权利要求1所述的晶圆级系统封装方法，其特征在于，将所述第二芯片和所述互连芯片键合在所述器件晶圆上之后，所述方法还包括：提供封盖基板，所述封盖基板的第一表面包含容置空腔，键合所述封盖基板的第一表面与所述器件晶圆，并使所述容置空腔至少遮盖一个所述第二芯片的一部分。
19.根据权利要求18所述的晶圆级系统封装方法，其特征在于，所述互连芯片的上表面暴露部分所述互连结构，所述方法还包括：形成贯穿所述封盖基板的电性引出结构，所述电性引出结构的一端连接于所述互连芯片的上表面暴露出的所述互连结构，另一端位于所述封盖基板的上表面。
20.一种晶圆级系统封装结构，其特征在于，包括：
器件晶圆，所述器件晶圆的上表面具有第一互连电极和外接电极，所述第一互连电极上电连接有互连导电凸块，所述外接电极上电连接有外接导电凸块，所述互连导电凸块和所述外接导电凸块通过电镀工艺形成；
所述器件晶圆的上表面设有可光刻的键合材料，所述可光刻的键合材料中具有开口；
第二芯片，所述第二芯片通过所述可光刻的键合材料粘合在所述器件晶圆上并遮盖所述开口形成空腔，所述空腔作为所述第二芯片的工作腔；所述第二芯片的下表面具有第二互连电极，所述第二互连电极与所述互连导电凸块电连接；
互连芯片，所述互连芯片中形成有互连结构，所述互连芯片的下表面暴露部分所述互连结构；所述互连芯片通过所述可光刻的键合材料粘合在所述器件晶圆上；所述互连结构与所述外接导电凸块电连接。
21.根据权利要求20所述的晶圆级系统封装结构，其特征在于，所述可光刻的键合材料为干膜，所述空腔通过光刻所述干膜而形成。
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