CN114822663B - 一种适用于芯片Fuse写入的控制电路 - Google Patents

一种适用于芯片Fuse写入的控制电路 Download PDF

Info

Publication number
CN114822663B
CN114822663B CN202210534551.0A CN202210534551A CN114822663B CN 114822663 B CN114822663 B CN 114822663B CN 202210534551 A CN202210534551 A CN 202210534551A CN 114822663 B CN114822663 B CN 114822663B
Authority
CN
China
Prior art keywords
inverter
nmos
input
circuit
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210534551.0A
Other languages
English (en)
Other versions
CN114822663A (zh
Inventor
张吉儒
叶兆屏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Mosin Semiconductor Technology Co ltd
Original Assignee
Shanghai Mosin Semiconductor Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Mosin Semiconductor Technology Co ltd filed Critical Shanghai Mosin Semiconductor Technology Co ltd
Priority to CN202210534551.0A priority Critical patent/CN114822663B/zh
Publication of CN114822663A publication Critical patent/CN114822663A/zh
Application granted granted Critical
Publication of CN114822663B publication Critical patent/CN114822663B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links

Landscapes

  • Logic Circuits (AREA)

Abstract

本发明公开一种适用于芯片Fuse写入的控制电路，具体来说是适用于可编程FT(Final Test，FT）Trimming个数的写逻辑设计电路，FT Trimming电路包括电平移位及滤波电路，写逻辑电路，Poly Fuse电路，读逻辑电路，所述的电平移位及滤波电路用于将输入的数据信号DATA和时钟信号CLK转换为芯片内部电压即数据信号DATA_IN和时钟信号CLK_IN。所述的写逻辑电路给出一种可编程行列点阵即N行M列，可任意设计FT fuse的个数，自由度更高，本发明的Trim有效时间为整个CLK周期内，为了节省总Trim的时间，可将CLK的周期缩短，且本发明设计的写逻辑简单易懂，便于操作。

Description

一种适用于芯片Fuse写入的控制电路
技术领域
本发明涉及电子电路技术领域，具体来说是一种适用于芯片Fuse写入的控制电路。
背景技术
目前现有的修调技术主要实现方式有：金属或多晶硅熔丝修调、二极管反熔丝修调、电阻薄膜激光修调、内嵌存储单元修调等。金属或多晶硅熔丝修调技术属于熔断结构，需要较大的电流，同时熔丝两端通常要加PAD以方便探针的加入，增加了芯片版图的面积，这种技术必须在封装前完成，无法避免封装过程引起的电路参数变化；二极管反熔丝修调技术由于受二极管反熔丝的影响而占用相对较大的面积；电阻薄膜激光修调技术需要用专用的激光设备和测试仪器，而这些精密的仪器设备使得激光修调的成本相当昂贵，该技术只能在裸片上实现，因此封装的影响仍然无法避免；而内嵌存储器修调技术利用OTP（OneTime Programmable）存储器或可插除存储器（如EPROM、Flash等）的记忆特性来对电路进行修调，采用可编程存储器的修调技术实现对芯片的FT Trimming，有效地减小了版图的面积，降低了设计成本，提高了芯片设计的优良率，灵活的实现了单次编程操作。
传统的FT Trimming结构图中包括IIC接口逻辑电路，Poly Fuse电路，读数据逻辑电路。具体的，数据信号DATA和时钟信号CLK接至IIC接口逻辑电路的输入端，IIC接口逻辑电路的输出端地址信号ADS<3:0>和数据输出信号DIN<7:0>与所述的Poly Fuse电路相连，Poly Fuse电路的输出端将数据R<X:0>输入值所述的读数据逻辑电路，读数据逻辑电路的输出端输出读取的数据。
采用传统的IIC接口寄存器通常采用4*8位寄存器，即四个地址，每个地址的寄存器可存储8位数据。若芯片需要超过32个Trim数据，只能设计级联电路，级联2个及以上的IIC接口逻辑寄存器，则将会导致芯片面积大，功耗大。
发明内容
本发明的目的在于解决现有技术的不足，提供一种适用于芯片Fuse写入的控制电路，可实现任意设计FT Trimming数据的个数。
为了实现上述目的，设计一种适用于芯片Fuse写入的控制电路，所述的一种适用于芯片Fuse写入的控制电路包括第一电流源301-1和第二电流源301-2，NMOS管302-1~302-4，反相器303-1~303-4，第一电阻304-1和第二电阻304-2，第一电容305-1和第二电容305-2，施密特触发器306-1~306-2，其中第一NMOS管302-1的栅极与输入的时钟信号CLK连接，所述的第一NMOS管302-1的源极与第二NMOS管302-2的漏极和栅极相连，第一NMOS管302-1的漏极与第一反相器303-1的输入端相连后连接至第一电流源301-1的一端，第一反相器303-1的输出端与第一电阻304-1的一端相连，第一电阻304-1的另一端与第二电容305-2的一端相连后连接至第一施密特触发器306-1的输入端，第一施密特触发器306-1的输出端与第三反相器303-3的输入端相连，第三反相器303-3的输出端输出时钟信号CLK_IN，输入的数据信号DATA与第三NMOS管302-3的栅极连接，第三NMOS管302-3的源极与第四NMOS管302-4的漏极和栅极相连，第三NMOS管302-3的漏极与第二反相器303-2的输入端相连后连接至第二电流源301-2的一端，第二反相器303-2的输出端与第二电阻304-2的一端相连，第二电阻304-2的另一端与第一电容305-1的一端相连后连接至第二施密特触发器306-2的输入端，第二施密特触发器306-2的输出端与第四反相器303-4的输入端相连，第四反相器303-4的输出端输出数据信号DATA_IN，第二NMOS管302-2的源极和第四NMOS管302-4的源极连接至第一电容305-1和第二电容305-2的另一端并接地，第一电流源301-1与第二电流源301-2的另一端相连后接至电源。
本发明还包括如下优选的技术方案：
优选地，一种适用于芯片Fuse写入的控制电路，包括电流源401-1~ 401-4，第一PMOS管403-1和第二PMOS管403-2， NMOS管402-1~402-6，第一电容401-1和第二电容404-2，第一施密特触发器405-1和第二施密特触发器405-2，第一反相器406-1和第二反相器406-2，其特征在于输入的时钟信号CLK与第一NMOS管402-1的栅极连接，第一NMOS管402-1）的源极与第二NMOS管402-2的漏极和栅极相连，第一 NMOS管402-1的漏极与第一PMOS管403-1的栅极和第三NMOS管402-3的栅极连接后连接至第一电流源401-1的一端，第一PMOS管403-1的源极与第二电流源401-2的一端相连，第一PMOS管403-1的漏极与第三NMOS管402-3的漏极相连后接至第一施密特触发器405-1的输入端和第二电容404-2的一端，输入的数据信号DATA与第四NMOS管402-4的栅极连接，第四NMOS管402-4的源极与第五NMOS管402-5的漏极和栅极相连，第四NMOS管402-4的漏极与第二PMOS管403-2的栅极和第六NMOS管402-6的栅极连接后连接至第三电流源401-3的一端，第二 PMOS管403-2的源极与第四电流源401-4的一端相连，第二PMOS管403-2的漏极与第六NMOS管402-6的漏极相连后接至第二施密特触发器405-2的输入端和第一电容404-1的一端，第二 NMOS管402-2、第三NMOS管402-3、第五NMOS管402-5和第六NMOS管402-6的源极与第一电容404-1和第二电容404-2的另一端相连并接地，电流源401-1~401-4的另一端相连并接至电源，第一施密特触发器405-1的输出端与第一反相器406-1的输入端相连并在第一反相器406-1的输出端输出时钟信号CLK_IN，第二施密特触发器405-2的输出端与第二反相器406-2的输入端相连并在第二反相器406-2的输出端输出数据信号DATA_IN。
优选地，一种适用于芯片Fuse写入的控制电路，其特征在于还包括写逻辑电路，Poly Fuse电路，读逻辑电路，所述的电平移位及滤波电路用于将输入的数据信号DATA和时钟信号CLK转换为芯片内部电压即数据信号DATA_IN和时钟信号CLK_IN。所述的写逻辑电路用于将数据信DATA_IN和时钟信号CLK_IN通过逻辑转换成Trim数据，所述的Poly Fuse电路用于降低读取熔丝所需的电流。所述的数据信号DATA和时钟信号CLK分别连接电平移位及滤波电路的两个输入端，电平移位及滤波电路的两个输出端与写逻辑电路的两个输入端相连；所述的写逻辑电路的输出端与Poly Fuse电路的输入端相连；所述的Res Fuse电路的输出端与读逻辑电路的输入端相连；所述的读逻辑电路的输出端连接外部Pin输出Trim数据。
本发明同现有技术相比，其优点在于：
本发明同现有技术相比，组合结构简单可行，其优点在于：所述的电平移位及滤波电路将输入的数据信号DATA和时钟信号CLK转换为芯片内部电压即数据信号DATA_IN和时钟信号CLK_IN，所述的写逻辑电路给出一种可编程行列点阵即N行M列，可任意设计FT fuse的个数，自由度更高，本发明的Trim有效时间为整个CLK周期内，为了节省总Trim的时间，可将CLK的周期缩短，且本发明设计的写逻辑简单易懂，便于操作。
附图说明
图1 为传统FT Trimming结构示意图。
图2为本发明的FT Trimming结构示意图。
图3为电平移位及滤波电路示意图。
图4为另一种电平移位及滤波电路示意图。
图5为写逻辑电路示意图。
图6为写数据逻辑时序图。
具体实施方式
遵从上述技术方案，以下给出本发明的具体实施例，下面结合实施例对本发明做进一步详细说明。
实施例1
作为本实施例的一种具体方案参见图3所示，本实施例的电平移位电路包括第一电流源301-1和第二电流源301-2，NMOS管302-1~302-4，反相器303-1~303-4，第一电阻304-1和第二电阻304-2，第一电容305-1和第二电容305-2，施密特触发器306-1~306-2；其中：输入的时钟信号CLK与第一NMOS管302-1的栅极连接，第一NMOS管302-1的源极与第二NMOS管302-2的漏极和栅极相连，第一NMOS管302-1的漏极与第一反相器303-1的输入端相连后连接至第一电流源301-1的一端，第一反相器303-1的输出端与第一电阻304-1的一端相连，第一电阻304-1的另一端与第二电容305-2的一端相连后连接至第一施密特触发器306-1的输入端，第一施密特触发器306-1的输出端与第三反相器303-3的输入端相连，第三反相器303-3的输出端输出时钟信号CLK_IN，输入的数据信号DATA与第三NMOS管302-3的栅极连接，第三NMOS管302-3的源极与第四NMOS管302-4的漏极和栅极相连，第三NMOS管302-3的漏极与第二反相器303-2的输入端相连后连接至第二电流源301-2的一端，第二反相器303-2的输出端与第二电阻304-2的一端相连，第二电阻304-2的另一端与第一电容305-1的一端相连后连接至第二施密特触发器306-2的输入端，第二施密特触发器306-2的输出端与第四反相器303-4的输入端相连，第四反相器303-4的输出端输出数据信号DATA_IN，第二NMOS管302-2的源极和第四NMOS管302-4的源极连接至第一电容305-1和第二电容305-2的另一端并接地，第一电流源301-1与第二电流源301-2的另一端相连后接至电源。
参见图5，作为本实施例的一种具体方案，本实施例的写逻辑电路包括与非门501-0~501-MN-1，反相器502-0~502-MN-1，第一或非门503-1与第二或非门503-2，D触发器504-1~504-M+N+1，与门505；其中：输入的时钟信号CLK_IN与D触发器504-1~504-M的CLK信号端CK相连，D触发器504-1的输出端Q输出信号Row<1>，D触发器504-2的输出端Q输出信号Row<2>，···，D触发器504-M的输出端Q输出信号Row<M>，D触发器504-1的输出端Q与D触发器504-2的输入端D相连，D触发器504-2的输出端Q与D触发器504-3的输入端D相连，···，D触发器504-M-1的输出端Q与D触发器504-M+1的输入端D相连，D触发器504-1~504-M的置位端R相连并连接至D触发器404-M+N+1的输出端
Figure DEST_PATH_IMAGE001
，信号Row<1>~Row<M>与第二或非门503-2的输入端A~N相连，第二或非门503-2的输出端与D触发器504-1的输入端D相连，D触发器504-M+1~504-M+N的CLK信号端CK与D触发器504-1的输出端Q输出信号Row<1>相连，D触发器504-M+1的输出端Q输出信号Col<1>，D触发器504-M+2的输出端Q输出信号Col<2>，···，D触发器504-M+N的输出端Q输出信号Col<N>，D触发器504-M+1的输出端Q与D触发器504-M+2的输入端D相连，D触发器504-M+2的输出端Q与D触发器504-M+3的输入端D相连，···，D触发器504-M+N-1的输出端Q与D触发器504-M+N的输入端D相连，D触发器504-M~504-M+N的置位端R相连并连接至D触发器404-M+N+1的输出端
Figure 617169DEST_PATH_IMAGE002
，D触发器504-M+1的输入端D与或非门503-N+M+1的输出端Y连接，信号Col<1>~Col<N>与第一或非门503-1的输入端1~N相连，第一或非门503-1的输出端与D触发器504-M+1的输入端D相连，与非门501-0~501-M-1的输入端A与信号Row<1>~Row<M>相连，与非门501-M~501-2M-1的输入端A与信号Row<1>~Row<M>相连，···，与非门501-(N-1)M~501-MN-1的输入端A与信号Row<1>~Row<M>相连，数据信号DATA_IN与与非门501-0~501-MN-1的输入端B相连，与非门501-0~501-M-1的输入端C与信号Col<1>相连，与非门501-M~501-2M-1的输入端C与信号Col<2>相连，···，与非门501-(N-1)M~501-MN-1的输入端C与信号Col<N>相连，与非门501-0~501-MN-1的输出端Y与反相器502-0~502-MN-1的输入端相连，反相器502-0~502-MN-1的输出端分别输出信号D<0>~D<MN-1>，与门505的输入端A与信号Col<N>相连，与门505的输入端B与信号Row<M>相连，与门505的输入端C与使能信号EN相连，与门505的输出端Y与D触发器504-M+N+1的clk信号端CK连接，D触发器504-M+N+1的置位端R与使能信号EN相连，D触发器504-M+N+1的输入端D与使能信号EN相连，D触发器504-M+N+1的输出端
Figure DEST_PATH_IMAGE003
与信号RN相连并连接至D触发器504-1~504-M+N的置位端R。
进一步地，在本实施例中，以实施例一中示出的电路为例，对所述的适用于PolyFuseFT(Final Test，FT)Trim写逻辑设计电路方法进行示例说明，具体地，本实施例的工作过程如下。
参见图3，当输入的时钟信号CLK为高电平时，第一NMOS管302-1与第二NMOS管302-2导通，使第一反相器303-1的输入端变为低电平信号，经过第一反相器303-1后，输出高电平，经过整形滤波后输出到第三反相器303-3的输入端，在第三反相器303-3的输出端输出高电平信号；反之当输入的时钟信号CLK为低电平时，第一NMOS管302-1与第二NMOS管302-2截止，使第一反相器303-1的输入端变为高电平信号，经过第一反相器303-1后，输出低电平，经过整形滤波后输出到第三反相器303-3的输入端，在第三反相器303-3的输出端输出低电平信号。同理，当输入的数据信号DATA为高电平时，第三NMOS管302-3与第四NMOS管302-4导通，使第二反相器303-2的输入端变为低电平信号，经过第二反相器303-2后，输出高电平，经过整形滤波后输出到第四反相器303-4的输入端，在第四反相器303-4的输出端输出高电平信号；反之当输入的数据信号DATA为低电平时，第三NMOS管302-3与第四NMOS管302-4截止，使第二反相器303-2的输入端变为高电平信号，经过第二反相器303-2后，输出低电平信号，经过整形滤波后输出到第四反相器303-4的输入端，在第四反相器303-4的输出端输出低电平信号。其中第一电阻304-1与第二电容305-2相连，第二电阻304-2与第一电容305-1相连起滤波作用，第一施密特触发器306-1与第二施密特触发器306-2起整形作用。
参见图5所示，电路上电前，所有逻辑默认输出态为零，当上电使能信号EN为高电平后，所述的写逻辑电路开始工作，参考图6写逻辑时序图，当时钟信号CLK_IN的第一个周期到来时，信号Row<1>与Col<1>同时为高电平，则使D触发器504-1的输出端输出信号Row<1>与D触发器504-M+1的输出端输出信号Col<1>全部变成高电平，其他D触发器的输出端保持低电平不变，当时钟信号CLK_IN的第二个周期到来时，信号Row<2>与Col<1>同时为高电平，则使D触发器504-2的输出端输出信号Row<2>与D触发器504-M+1的输出端输出信号Col<1>全部变成高电平，其他D触发器的输出端保持低电平不变，以此类推，当时钟信号CLK_IN的第M个周期到来时，信号Row<M>与Col<1>同时为高电平，则使D触发器504-M的输出端输出信号Row<M>与D触发器504-M+1的输出端输出信号Col<1>全部变成高电平，其他D触发器的输出端保持低电平不变，则此时完成了第一行M列数据写入的逻辑操作，继续输入周期时钟信号，当时钟信号CLK_IN的第M+1个周期到来时，信号Row<1>与Col<2>同时为高电平，则使D触发器504-1的输出端输出信号Row<1>与D触发器504-M+2的输出端输出信号Col<2>全部变成高电平，其他D触发器的输出端保持低电平不变，当时钟信号CLK_IN的第M+2个周期到来时，信号Row<2>与Col<2>同时为高电平，则使D触发器504-2的输出端输出信号Row<2>与D触发器504-M+2的输出端输出信号Col<2>全部变成高电平，其他D触发器的输出端保持低电平不变，以此类推，当时钟信号CLK_IN的第2M个周期到来时，信号Row<M>与Col<2>同时为高电平，则使D触发器504-M的输出端输出信号Row<M>与D触发器504-M+2的输出端输出信号Col<2>全部变成高电平，其他D触发器的输出端保持低电平不变；重复以上操作直至完成N*M个周期操作，则所有数据均已打入逻辑并进行Trim操作。
实施例2
本实施例提供了一种适用于Poly Fuse FT(Final Test，FT)Trim写逻辑设计电路，参见图2、4、5、6所示，本实施例的写数据逻辑电路的具体结构及连接方式与实施例1相同。
作为本实施例的一种具体方案，参见图4所示，所述的另一种适用于芯片Fuse写入的控制电路包括电流源401-1~ 401-4， 第一PMOS管403-1和第二PMOS管403-2， NMOS管402-1~402-6，第一电容401-1和第二电容404-2，第一施密特触发器405-1和第二施密特触发器405-2，第一反相器406-1和第二反相器406-2；其中：输入的时钟信号CLK与第一NMOS管402-1的栅极连接，第一NMOS管402-1的源极与第二NMOS管402-2的漏极和栅极相连， 第一NMOS管402-1的漏极与第一PMOS管403-1的栅极和第三NMOS管402-3的栅极连接后连接至第一电流源401-1的一端，第一PMOS管403-1的源极与第二电流源401-2的一端相连，第一PMOS管403-1的漏极与第三NMOS管402-3的漏极相连后接至第一施密特触发器405-1的输入端和第二电容404-2的一端，输入的数据信号DATA与第四NMOS管402-4的栅极连接，第四NMOS管402-4的源极与第五NMOS管402-5的漏极和栅极相连，第四NMOS管402-4的漏极与第二PMOS管403-2的栅极和第六NMOS管402-6的栅极连接后连接至第三电流源401-3的一端，第二PMOS管403-2的源极与第四电流源401-4的一端相连，第二PMOS管403-2的漏极与第六NMOS管402-6的漏极相连后接至第二施密特触发器405-2的输入端和第一电容404-1的一端，第二NMOS管402-2、第三NMOS管402-3、第五NMOS管402-5和第六NMOS管402-6的源极与第一电容404-1和第二电容404-2的另一端相连并接地，电流源401-1~401-4的另一端相连并接至电源，第一施密特触发器405-1的输出端与第一反相器406-1的输入端相连并在第一反相器406-1的输出端输出时钟信号CLK_IN，第二施密特触发器405-2的输出端与第二反相器406-2的输入端相连并在第二反相器406-2的输出端输出数据信号DATA_IN。
进一步地，在本实施例中，以实施例2中示出的电路为例，对所述的适用于PolyFuse FT(Final Test，FT)Trim写逻辑设计电路方法进行示例说明，具体地，本实施例的工作过程如下。
参见图4所示，当输入时钟信号CLK为高电平时，第一NMOS管402-1与第二NMOS管402-2导通，此时第三NMOS管402-3的栅极电压为低电平，使第三NMOS管402-3截止，第一PMOS管403-1的栅极电压为低电平，使第一PMOS管403-1导通，第二电流源401-2通过第一PMOS管403-1对第二电容404-2的上极板充电并超过第一施密特整形器405-1的翻转电压，经过第一施密特整形器405-1和第一反相器406-1整形后输出高电平CLK_IN；当输入时钟信号CLK为低电平时，第一NMOS管402-1与第二NMOS管402-2截至，此时第三NMOS管402-3的栅极电压为高电平，使第三NMOS管402-3导通，第一PMOS管403-1的栅极电压为高电平，使第一PMOS管403-1截至，第二电流源401-2无法通过第一PMOS管403-1对第二电容404-2的上极板充电，第二电容404-2通过第三NMOS管402-3对地放电到零，经过第一施密特整形器405-1和第一反相器406-1整形后输出低电平CLK_IN。同理，当输入数据信号DATA为高电平时，第四NMOS管402-4与第五NMOS管402-5导通，此时第六NMOS管402-6的栅极电压为低电平，使第六NMOS管402-6截止，第二PMOS管403-2的栅极电压为低电平，使第二PMOS管403-2导通，第一电流源401-1通过第二PMOS管403-2对第一电容404-1的上极板充电并超过第二施密特整形器405-2的翻转电压，经过第二施密特整形器405-2和第二反相器406-2整形后输出高电平DATA_IN；当输入数据信号DATA为低电平时，第四NMOS管402-4与第五NMOS管402-5截至，此时第六NMOS管402-6的栅极电压为高电平，使第六NMOS管402-6导通，第二PMOS管403-2的栅极电压为高电平，使第二PMOS管403-2截至，第四电流源401-4无法通过第二PMOS管403-2对第一电容404-1的上极板充电，第一电容404-1通过第六NMOS管402-6对地放电到零，经过第二施密特整形器405-2和第二反相器406-2整形后输出低电平DATA_IN。第一施密特触发器405-1与第二施密特405-2起整形滤波作用。
本实施例的一种适用于芯片Fuse写入的控制电路相较于实施例1中的一种适用于芯片Fuse写入的控制电路增加了延时环节，通过电容放电实现延长通过反相器输出信号，从而实现延时的精确控制。
本发明所述的电平移位及滤波电路将输入的数据信号DATA和时钟信号CLK转换为芯片内部电压即数据信号DATA_IN和时钟信号CLK_IN，所述的写逻辑电路给出一种可编程行列点阵即N行M列，可任意设计FT fuse的个数，自由度更高，本发明的Trim有效时间为整个CLK周期内，为了节省总Trim的时间，可将CLK的周期缩短，且本发明设计的写操作简单易懂，便于操作。
以上所述，仅为此发明的具体实施方式，但本发明的保护范围不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案和新型的构思加于等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (3)

1.一种适用于芯片Fuse写入的控制电路，包括第一电流源（301-1）和第二电流源（301-2），NMOS管（302-1~302-4），反相器（303-1~303-4），第一电阻（304-1）和第二电阻（304-2），第一电容（305-1）和第二电容（305-2），施密特触发器（306-1~306-2），其特征在于输入的时钟信号CLK与第一NMOS管（302-1）的栅极连接，第一NMOS管（302-1）的源极与第二NMOS管（302-2）的漏极和栅极相连 ，第一NMOS管（302-1）的漏极与第一反相器（303-1）的输入端连接至第一电流源（301-1）的一端，第一反相器（303-1）的输出端与第一电阻（304-1）的一端相连，第一电阻（304-1）的另一端与第二电容（305-2）的一端连接至第一施密特触发器（306-1）的输入端，第一施密特触发器（306-1）的输出端与第三反相器（303-3）的输入端相连，第三反相器（303-3）的输出端输出时钟信号CLK_IN，输入的数据信号DATA与第三NMOS管（302-3）的栅极连接，第三NMOS管（302-3）的源极与第四NMOS管（302-4）的漏极和栅极相连，第三NMOS管（302-3）的漏极与第二反相器（303-2）的输入端连接至第二电流源（301-2）的一端，第二反相器（303-2）的输出端与第二电阻（304-2）的一端相连，第二电阻（304-2）的另一端与第一电容（305-1）的一端连接至第二施密特触发器（306-2）的输入端，第二施密特触发器（306-2）的输出端与第四反相器（303-4）的输入端相连，第四反相器（303-4）的输出端输出数据信号DATA_IN，第二NMOS管（302-2）的源极和第四NMOS管（302-4）的源极连接至第一电容（305-1）和第二电容（305-2）的另一端并接地，第一电流源（301-1）与第二电流源（301-2）的另一端接至电源。
2.一种适用于芯片Fuse写入的控制电路，包括电流源（401-1~ 401-4）， 1号PMOS管（403-1）和2号PMOS管（403-2）， NMOS管（402-1~402-6），1号电容（401-1）和2号电容（404-2），1号施密特触发器（405-1）和2号施密特触发器（405-2），1号反相器（406-1）和2号反相器（406-2），其特征在于输入的时钟信号CLK与1号NMOS管（402-1）的栅极连接，1号NMOS管（402-1）的源极与2号NMOS管（402-2）的漏极和栅极相连，1号 NMOS管（402-1）的漏极与1号PMOS管（403-1）的栅极和3号NMOS管（402-3）的栅极连接后连接至1号电流源（401-1）的一端， 1号PMOS管（403-1）的源极与2号电流源（401-2）的一端相连，1号PMOS管（403-1）的漏极与3号NMOS管（402-3）的漏极接至1号施密特触发器（405-1）的输入端和2号电容（404-2）的一端，输入的数据信号DATA与4号NMOS管（402-4）的栅极连接， 4号NMOS管（402-4）的源极与5号NMOS管（402-5）的漏极和栅极相连， 4号NMOS管（402-4）的漏极与2号PMOS管（403-2）的栅极和6号NMOS管（402-6）的栅极连接后连接至3号电流源（401-3）的一端，2号 PMOS管（403-2）的源极与4号电流源（401-4）的一端相连，2号PMOS管（403-2）的漏极与6号NMOS管（402-6）的漏极接至2号施密特触发器（405-2）的输入端和1号电容（404-1）的一端，2号NMOS管（402-2）、3号NMOS管（402-3）、5号NMOS管（402-5）和6号NMOS管（402-6）的源极与1号电容（404-1）和2号电容（404-2）的另一端相连并接地，电流源（401-1~401-4）的另一端相连并接至电源，1号施密特触发器（405-1）的输出端与1号反相器（406-1）的输入端相连并在1号反相器（406-1）的输出端输出时钟信号CLK_IN，2号施密特触发器（405-2）的输出端与2号反相器（406-2）的输入端相连并在2号反相器（406-2）的输出端输出数据信号DATA_IN。
3.一种采用如权利要求1或2所述适用于芯片Fuse写入的控制电路，其特征在于还包括写逻辑电路，Poly Fuse电路，读逻辑电路，电平移位及滤波电路，Res Fuse电路，所述的电平移位及滤波电路用于将输入的数据信号DATA和时钟信号CLK转换为芯片内部电压即数据信号DATA_IN和时钟信号CLK_IN，所述的写逻辑电路用于将数据信号DATA_IN和时钟信号CLK_IN通过逻辑转换成Trim数据，所述的Poly Fuse电路用于降低读取熔丝所需的电流，所述的数据信号DATA和时钟信号CLK分别连接电平移位及滤波电路的两个输入端，电平移位及滤波电路的两个输出端与写逻辑电路的两个输入端相连；所述的写逻辑电路的输出端与Poly Fuse电路的输入端相连；所述的Res Fuse电路的输出端与读逻辑电路的输入端相连；所述的读逻辑电路的输出端连接外部Pin输出Trim数据。
CN202210534551.0A 2022-05-17 2022-05-17 一种适用于芯片Fuse写入的控制电路 Active CN114822663B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210534551.0A CN114822663B (zh) 2022-05-17 2022-05-17 一种适用于芯片Fuse写入的控制电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210534551.0A CN114822663B (zh) 2022-05-17 2022-05-17 一种适用于芯片Fuse写入的控制电路

Publications (2)

Publication Number Publication Date
CN114822663A CN114822663A (zh) 2022-07-29
CN114822663B true CN114822663B (zh) 2023-03-10

Family

ID=82515142

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210534551.0A Active CN114822663B (zh) 2022-05-17 2022-05-17 一种适用于芯片Fuse写入的控制电路

Country Status (1)

Country Link
CN (1) CN114822663B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105281747A (zh) * 2014-05-29 2016-01-27 中国科学院沈阳自动化研究所 一种可输出修调结果的熔丝修调电路及其控制方法
CN108736875A (zh) * 2018-05-22 2018-11-02 电子科技大学 一种修调码值产生电路
CN112562769A (zh) * 2020-11-23 2021-03-26 电子科技大学 一种具有预修调功能的数字修调系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105281747A (zh) * 2014-05-29 2016-01-27 中国科学院沈阳自动化研究所 一种可输出修调结果的熔丝修调电路及其控制方法
CN108736875A (zh) * 2018-05-22 2018-11-02 电子科技大学 一种修调码值产生电路
CN112562769A (zh) * 2020-11-23 2021-03-26 电子科技大学 一种具有预修调功能的数字修调系统

Also Published As

Publication number Publication date
CN114822663A (zh) 2022-07-29

Similar Documents

Publication Publication Date Title
US10860291B2 (en) Memristor based logic gate
CN105281747B (zh) 一种可输出修调结果的熔丝修调电路及其控制方法
US9245647B2 (en) One-time programmable memory cell and circuit
US10177767B2 (en) Semiconductor device, electronic component, and electronic device
CN112671414B (zh) 一种新型并串转换电路
CN114822663B (zh) 一种适用于芯片Fuse写入的控制电路
US6882202B2 (en) Multiple trip point fuse latch device and method
WO2023098063A1 (zh) 一种读取时间可控的反熔丝存储器读取电路
CN103502826B (zh) 输入电路
KR101182423B1 (ko) 상변화 메모리 소자를 이용한 필드프로그래머블 게이트 어레이(ｆｐｇａ)의 프로그래머블 논리 블록
CN115295059B (zh) 半导体器件及其操作方法、装置和计算机可读存储介质
CN111445943A (zh) 一种片上一次可编程电路
CN116417024A (zh) 一种忆阻电路及集成电路
US7612577B2 (en) Speedpath repair in an integrated circuit
US11735279B2 (en) Programmable memory cell, memory array and reading and writing method thereof
CN111614333B (zh) 一种具有失调消除功能的高速采样放大器
US8526244B2 (en) Anti-fuse circuit
CN113409844B (zh) 一种基于双极性rram的非易失性可配置上拉电阻网络
CN115019867B (zh) 一种利用非挥发性元件修调规格的集成电路
US20240305282A1 (en) Semiconductor device
CN112466372B (zh) 一种小尺寸Latch单元电路及Flash芯片
JP5453850B2 (ja) 半導体集積回路
CN107452424B (zh) 一种对存储器进行修复的电路及存储芯片
CN114613416A (zh) Otp单元和存储器
CN104637527A (zh) Sram存储单元阵列、sram存储器及其控制方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant