CN114727477A - 一种优化高速时钟链路阻抗的pcb板 - Google Patents

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Abstract

本发明属于印刷电路板技术领域，具体提供一种优化高速时钟链路阻抗的PCB板，该种PCB板在引出线区域为叠层结构，时钟信号线在PCB板内层；所述时钟信号线的上表面线宽为3.5mi l，下表面线宽为4.3mi l‑4.5mi l。本发明能够保证高速时钟链路的阻抗连续性，将阻抗值控制在100ohm±1ohm，保证了信号质量。

Description

一种优化高速时钟链路阻抗的PCB板
技术领域
本发明属于印刷电路板技术领域，具体涉及一种优化高速时钟链路阻抗的PCB板。
背景技术
在时钟链路设计中，针对链路阻抗连续性问题，通常会采用分板卡阻抗管控，尽量保证每块板卡上的阻抗一致，例如在PCB上使用均匀传输线以保证传输线在板卡上感受到的容性及感性相同，降低阻抗突变带来的反射等影响。以某国产CUP平台为例，主板设计会以100ohm的差分阻抗管控时钟PCB走线。
虽然这种设计思想能够在一定程度上降低阻抗不连续性，保证局部的阻抗连续性，但随着产品配置的增加，PCB板卡上布线密度持续提升，某些区域会出现布线空间不足，无法达到目标阻抗的情况，这就导致SATA链路各区域阻抗不一致，同样会影响信号传输质量。
发明内容
针对现有技术存在的由于走线空间有限导致走线不均匀进而导致阻抗不合理的问题，本发明提供一种优化高速时钟链路阻抗的PCB板，以解决上述技术问题。
本发明提供一种优化高速时钟链路阻抗的PCB板，所述PCB板在引出线区域为叠层结构，时钟信号线在PCB板内层；所述时钟信号线的上表面线宽为3.5mil，下表面线宽为4.3mil-4.5mil。
进一步的，时钟信号线的差分对内线间距为5mil。
进一步的，叠层结构的上层介电常数为3.2。
进一步的，叠层结构的下层介电常数为3.2。
进一步的，PCB板叠层结构的近端参考层厚度为4mil。
进一步的，PCB板叠层结构的远端参考层厚度为6.2mil。
进一步的，PCB板叠层结构的上层介质厚度为6.2mil。
进一步的，PCB板叠层结构的下层介质厚度为4mil。
本发明的有益效果在于，
本发明提供的优化高速时钟链路阻抗的PCB板，能够保证高速时钟链路的阻抗连续性，将阻抗值控制在100ohm±1ohm，保证了信号质量。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个实施例的优化高速时钟链路阻抗的PCB板的结构示意图。
其中，1、PCB板；2、时钟信号线；3、近端；4、远端。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。
下面将参考附图并结合实施例来详细说明本发明。
请参考图1，在本实施方式中，优化高速时钟链路阻抗的PCB板在引出线区域为叠层结构，时钟信号线2在PCB板1内层；时钟信号线2的上表面线宽为3.5mil，下表面线宽为4.3mil-4.5mil。基于时钟信号线2的上表面线宽为3.5mil，下表面线宽为4.3mil-4.5mil，则时钟信号线2的下表面线宽与上表面线宽的差值为0.8-1.0。该差值可通过调整蚀刻时间，蚀刻药水量等因素得到。时钟信号线2的差分对内线间距为5mil。叠层结构的上层介电常数和下层介电常数均为3.2。PCB板1叠层结构的近端3参考层厚度为4mil，远端4参考层厚度为6.2mil。PCB板1叠层结构的上层介质厚度为6.2mil，下层介质厚度为4mil。PCB板1为Low loss等级。
对本实施方式中提供的优化高速时钟链路阻抗的PCB板进行阻抗仿真，得到差分阻抗为99.28-100.32ohm。该种PCB板1可以提升整链路的阻抗一致性和系统可靠性。
尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (8)

1.一种优化高速时钟链路阻抗的PCB板，其特征在于，所述PCB板在引出线区域为叠层结构，时钟信号线在PCB板内层；所述时钟信号线的上表面线宽为3.5mil，下表面线宽为4.3mil-4.5mil。
2.根据权利要求1所述的优化高速时钟链路阻抗的PCB板，其特征在于，时钟信号线的差分对内线间距为5mil。
3.根据权利要求1所述的优化高速时钟链路阻抗的PCB板，其特征在于，叠层结构的上层介电常数为3.2。
4.根据权利要求3所述的优化高速时钟链路阻抗的PCB板，其特征在于，叠层结构的下层介电常数为3.2。
5.根据权利要求1所述的优化高速时钟链路阻抗的PCB板，其特征在于，PCB板叠层结构的近端参考层厚度为4mil。
6.根据权利要求5所述的优化高速时钟链路阻抗的PCB板，其特征在于，PCB板叠层结构的远端参考层厚度为6.2mil。
7.根据权利要求1所述的优化高速时钟链路阻抗的PCB板，其特征在于，PCB板叠层结构的上层介质厚度为6.2mil。
8.根据权利要求7所述的优化高速时钟链路阻抗的PCB板，其特征在于，PCB板叠层结构的下层介质厚度为4mil。
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