CN107734852A - 一种实现均匀叠构可加工性的pcb板设计方法及pcb板 - Google Patents

Abstract

本发明提出一种通过实现均匀叠构可加工性的设计方法以及PCB板。其中将PCB板设置为叠层结构，层数为多层；将PCB板中的芯板的铜厚规格设置为不对称。本发明通过采用铜厚规格不对称的芯板结构方案，在确保电源网络质量前提下，又通过降低铜厚，提升差分走线线宽，降低了板卡加工难度，同时，此改进方案保持了和传统设计方式时的开发成本，弥补了通过更换Low DK板材引起的板卡开发成本提升较多的不足，提高了产品在市场中的竞争力。

Description

一种实现均匀叠构可加工性的PCB板设计方法及PCB板

技术领域

本发明涉及PCB板领域，具体涉及一种通过改变芯板铜厚组合方式来实现均匀叠构可加工性的设计方法及PCB板。

背景技术

随着电子技术快速发展，Server产品设计倾向于高密高速，差异化方向发展。产品高速IO功能及数量的增多，结构尺寸的缩减，造成PCB板上Layout设计难度增大。

为实现在结构尺寸限制的条件下，满足更多高速IO接口走线的可行性，确保高速信号传输质量及系统运行的稳定性，在PCB设计时，通常会通过增加叠层层数，采用均匀叠构设计等方式来实现。其中，均匀叠层设计的应用，因高速信号上下介质层厚度均称，板材介电常数DK值相差较小，可有效抑制各高速走线之间的串扰影响。因而，方便各高速走线在较小的耦合间距下布线，使其更多数量的高速走线能在同层实现布线的可行性。

然而，在均匀叠层设计时，从设计习惯性考虑，都是采用两面铜厚规格一样的Core芯板结构，此种芯板应用时，在叠层设计时往往会存在一些缺陷限制。比如，当板厚度一定，叠层层数较多时，其均匀叠构中芯板和PP厚度相对偏薄，若高速走线特性阻抗值较大时，为满足阻抗值要求话，其走线线宽值将偏细较多，如2.5mil线宽，此线宽数值已超出板厂批量生产能力，会影响到PCB板厂生产加工可行性，造成板卡生产加工难度增大，报废率提升的风险。因而为降低PCB加工生产复杂度，通常做法是采用low dk值板材，以此降低传输线与参考层之间的寄生电容，在满足阻抗值要求下，提高信号线宽度，但其提高了成本。

发明内容

为解决在设计条件局限性下，均匀叠层中信号走线上下层介质厚度偏薄造成走线线宽偏细引起的板卡生产良率偏低的风险问题，本发明提出一种通过改变芯板铜厚组合方式来实现均匀叠构可加工性的设计方法以及PCB板结构。

本发明提供一种通过改变芯板铜厚组合方式来实现均匀叠构可加工性的设计方法，其特征在于：设计PCB板为叠层结构，层数为多层；将PCB板中的芯板的铜厚规格设置为不对称。

进一步的，设置所述芯板一层1oz铜厚，一层0.5oz铜厚。

本发明还提供一种PCB板，其包括芯板，其中，芯板的铜厚规格不对称。

进一步的，所述芯板一层1oz铜厚，一层0.5oz铜厚。

有益效果：通过本发明提出一种通过改变芯板铜厚组合方式来实现均匀叠构可加工性的设计方法，有效控制了因更换Low dk板材作为走线线宽补偿带来的成本提升以及提升板卡加工生产良率，也保证了差分走线的阻抗值，同时，信号走线的IL插入损耗指标也差异不大，确保了信号在通道链路上传输质量。

附图说明

附图1是原始板厚1.6mm,12层叠，芯板上下铜厚为1oz的均匀叠层示意图；

附图2是根据附图1，采用Polar9000阻抗软件模拟差分阻抗100ohm时的差分走线线距线距示意图；

附图3是芯板上下铜厚都变更成0.5oz时的均匀叠层示意图；

附图4是根据附图1和图3所示，芯板上下铜厚规格同时变动前后，电源网络质量分析示意图；

附图5是本发明改进方案下，芯板设计采用非对称铜厚规格时的均匀叠层示意图；

附图6是按附图5所示，Polar9000模拟差分阻抗100ohm时的差分走线线宽线距示意图；

附图7是信号层铜厚变动前后，传输线IL插入损耗波形对比示意图；

附图8是本发明改进的设置芯板铜厚规格的流程图。

附图9是走线特征阻抗计算公式。

具体实施方式

以下结合说明书附图及具体实施例进一步说明本发明的技术方案。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明的发明构思如下：

为降低均匀叠层设计时，因设计条件局限性下，信号走线线宽偏细带来的板厂生产加工难度增大的风险，本发明提出了一种通过改变芯板铜厚组合方式来实现均匀叠构可加工性的设计方法。

其方法为：在设计条件约束下，在满足信号阻抗要求及不影响电源平面设计指标下，采用非对称铜厚规格的芯板设计结构，通过降低信号层上的铜厚度，以此减少传输线和相邻参考层上的寄生电容效应，补偿走线线宽。

同时，因仅更换了Core芯板上覆铜面的铜厚规格，其带来的芯板成本变化可忽略不计，因而可有效的控制产品开发成本及提升板卡加工生产良率。

如附图1所示，为板厚偏薄，板层数较多，如1.6mm，12层板时下，板材芯板采用常规上下层铜厚都是1oz(1.2mil)铜厚时的均匀叠层设计。然而，附图1方式进行高速线阻抗设计时，发现对于SAS接口要求100ohm差分阻抗定义的走线，其用Polar阻抗模拟软件试算后，为达到100ohm阻抗值，其模拟差分走线线宽为2.7mil,间距为8mil,如附图2所示。从信号完整性理论来说，差分走线本身对内间距建议不超过3倍差分线宽，以便保持差分走线对内的耦合性，避免其串扰噪声抑制能力的降低。其走线线宽仅能做到2.7mil，然而，此数值以超出PCB板厂批量生产加工能力，加大了板卡生产的复杂度。

为提升走线线宽，传统方式是以更换Low DK板材，降低传输线寄生电容特性方式补偿线宽。参考走线特征阻抗计算公式，如图9所示，其走线铜厚也会影响阻抗值，在板厚值不变下，降低信号走线铜厚，将会提升信号和参考平面间距，这两因素方向都可有效提升阻抗值。因而，本案例将板材芯板上下层铜厚都变更成0.5oz，即0.6mil铜厚。

如附图3所示，为板材芯板上下铜厚都变更成0.5oz时的均匀叠层。然而，参考附图3方式进行设计时，发现电源供电回路GND平面的铜厚的降低，其板卡的电源完整性出现异常。

如附图4所示，为GND平面由1oz变更成0.5oz铜厚时，其某电源网络电压值不满足Spec要求。

附图5为本发明改进的非对称铜厚规格时的均匀叠层示意图：其避免对电源网络质量的影响，同时，在满足信号阻抗值下，提升走线线宽。具体采用了芯板一层1oz铜厚，一层0.5oz铜厚的非对称规格设计，参考此均匀叠层设计，其满足100ohm阻抗值下，Polar软件模拟差分走线线宽线距如附图6所示，其改进后，差分走线线宽为3.5mil，差分对内间距为9mil,其间距值小于3倍差分线宽，同时，差分线宽满足PCB板厂批量生产能力，提升了板卡生产良率。

附图7是本发明针对针对1oz和0.5oz信号铜厚进行了IL插入损耗Loss的分析。降低信号铜厚，可改善阻抗值下的线宽，但其铜厚的降低，也会增大信号在通道链路传输时的损耗。如附图7所示，可知，随频率的提升，0.5oz铜厚时的Loss波形逐渐与1oz铜厚波形分离偏大，其4Ghz和12Ghz两频点，Loss差值分别为-0.296db和-0.673db。由此可见，当板卡信号频率提升时，0.5oz铜厚时的通道链路损耗会比1oz铜厚设计时偏大些，但两者偏差值并不是大幅度增多，因而可知，其铜厚降低引起的通道链路上传输损耗的影响比例并不大，在具体案例分析时，可先评估采用0.5oz铜厚设计时，其传输通道Loss值是否满足spec要求，以便选择合适的叠构设计方案。

附图8是本发明提供的一种通过改变芯板铜厚组合方式来实现均匀叠构可加工性的设计方法流程图，步骤1：设计PCB板为叠层结构，层数为多层；步骤2：将PCB板中的芯板的铜厚规格设置为不对称。

进一步的，设置所述芯板一层1oz铜厚，一层0.5oz铜厚。

本发明的亮点在于：

(1)可在某些设计因素条件限制下，在满足差分走线阻抗要求值下，改善差分走线线宽，提升板卡在PCB板厂批量生产时的良率。

(2)保持沿用传统设计方式时的开发成本，弥补了通过更换Low DK板材引起的板卡开发成本提升较多的不足，提高了产品在市场中的竞争力。

以上所描述的仅是说明性，并且要理解的是，本文所描述的布置和细节的修改和变化对于本领域技术人员而言将是明显的。因此，意在仅由所附权利要求的范围而不是由通过以上描述和解释的方式所呈现的特定细节来限制。

Claims (4)

1.一种通过改变芯板铜厚组合方式来实现均匀叠构可加工性的设计方法，其特征在于：

设计PCB板为叠层结构，层数设置为多层；

将PCB板中的芯板的铜厚规格设置为不对称。

2.根据权利要求1所述的通过改变芯板铜厚组合方式来实现均匀叠构可加工性的设计方法，其中所述芯板的铜厚规格为：芯板一层1oz铜厚，一层0.5oz铜厚。

3.一种PCB板，其包括芯板，其中，芯板的铜厚规格不对称。

4.根据权利要求3所述的PCB板，其中所述芯板的铜厚规格为：芯板一层1oz铜厚，一层0.5oz铜厚。