CN220383292U - Pcb板和电子设备 - Google Patents

Abstract

本申请公开了一种PCB板和电子设备，所述PCB板包括基材以及含有多条并行总线的等长线组，所述等长线组包括第一并行总线和第二并行总线，所述第一并行总线包括第一区域线段和第二区域线段，所述第二并行总线包括第三区域线段和第四区域线段，第一区域线段和第三区域线段位于基材的表面，第二区域线段和第四区域线段位于基材的内部；电信号在第一区域线段的传输速度为V1，电信号在第二区域线段的传输速度为V2；所述第一区域线段的长度与倍所述第二区域线段的长度之和，等于所述第三区域线段的长度与倍所述第四区域线段的长度之和。通过上述设计，能够使得电信号在等长线组中不同并行总线上传输所花费的时间相同，从而避免造成传播延迟的问题。

Description

PCB板和电子设备

技术领域

本申请涉及电路板布线技术领域，尤其涉及一种PCB板和电子设备。

背景技术

随着并行总线的信号速率越来越高，使得信号传输延迟对时序的要求增大，信号要能正常工作就必须满足一定的时序要求，在PCB设计中通过控制走线长度匹配来保证系统的时序，对所有走线进行等长处理，使全部走线长度控制在一个长度误差范围内(例如：内存条的等长要求时钟差分线对内误差范围控制在+/-10mil，地址线、控制线之间误差范围控制在+/-10mil)，从而满足时序要求。

但由于PCB板材的固有属性，即PCB板内层和表面存在介电常数的差异，导致走线长度相等的情况下，信号传播时延也会不一致，使得信号传播出现延时问题。

实用新型内容

本申请的目的是提供一种PCB板和电子设备，以改善等长线路出现延时问题。

本申请公开了一种PCB板，所述PCB板包括基材以及含有多条并行总线的等长线组，所述等长线组包括第一并行总线和第二并行总线，所述第一并行总线包括第一区域线段和第二区域线段，所述第一区域线段位于所述基材的表面，所述第二区域线段位于所述基材的内部；所述第二并行总线包括第三区域线段和第四区域线段，所述第三区域线段位于所述基材的表面，所述第四区域线段位于所述基材的内部；其中，电信号在所述第一区域线段和所述第三区域线段的传输速度为V1，电信号在所述第二区域线段和所述第四区域线段的传输速度为V2；所述第一区域线段的长度与倍所述第二区域线段的长度之和，等于所述第三区域线段的长度与/>倍所述第四区域线段的长度之和。

可选的，所述传输速度V1和V2分别满足下列关系式： 且其中，ε_r为所述基材的介电常数，ε_e为综合介电常数，C等于光速，w表示所述第二区域线段和所述第四区域线段的线宽，h表示所述基材厚度，T表示所述第二区域线段和所述第四区域线段的厚度。

可选的，当所述基材的介电常数ε_r在3.7至4.7之间时，在1.15至1.2之间。

可选的，所述第一区域线段设置在所述基材的顶层和/或底层，所述第三区域线段设置在所述基材的顶层和/或底层。

可选的，所述第二区域线段设置在所述基材的过孔中和/或所述基材的内层中，所述第四区域线段设置在所述基材的过孔中和/或所述基材的内层中。

可选的，所述第一区域线段设置在所述基材的顶层，所述第二区域线段设置在所述基材的过孔中和所述基材的内层中；或者，所述第一区域线段设置在所述基材的顶层和底层，所述第二区域线段设置在所述基材的过孔中和所述基材的内层中；或者，所述第一区域线段设置在所述基材的顶层和底层，所述第二区域线段设置在所述基材的过孔中；或者，所述第一区域线段设置在所述基材的底层，所述第二区域线段设置在所述基材的过孔中和所述基材的内层中。

可选的，所述等长线组包括第三并行总线，所述第三并行总线设置在所述基材的底层，所述第三并行总线的长度，等于所述第一区域线段的长度与倍所述第二区域的长度之和。

可选的，所述基材包括堆叠设置的第一基层和第二基层，所述第一基层和第二基层的材料不相同，所述第一基层远离所述第二基层的一面为所述基材的顶层，所述第二基层顶层远离所述第一基层的一面为所述基材的底层；所述第一区域线段设置在所述基材的顶层和底层，所述第二区域线段设置在所述第一基层和所述第二基层内部；

ε_e＝ε_e1+ε_e2，

其中，ε_r1为所述第一基层的介电常数，ε_r2为所述第二基层的介电常数，C等于光速，w表示所述第二区域线段和所述第四区域线段的线宽，h1表示所述第一基层厚度，h2表示所述第二基层厚度，T表示所述第二区域线段和所述第四区域线段的厚度。

可选的，所述等长线组包括地址线和控制线。

本申请还公开了一种电子设备，所述电子设备包括如上所述的PCB板。

相对于直接通过一个固定的补偿系数对等长线组中基材表面走线或基材内部走线的长度设计进行补偿，以使得电信号通过等长线组中不同走线后不容易出现延迟问题的方案来说。本申请不限定固定的补偿系数，避免不同基材的材料本身对信号干扰问题，并根据电信号走线在基材表面和基材内部之间的传输低速比值来确定补偿系数，然后对第一区域线段和第三区域线段进行补偿设计，或者对第二区域线段和第四区域线段进行补偿设计，使得电信号在等长线组中不同并行总线上传输所花费的时间相同，从而避免造成传播延迟的问题。

附图说明

所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于例示本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1是本申请实施例提供的一种PCB板的平面示意图；

图2是一种PCB板内第一并行总线的第一种实施方式示意图；

图3是一种PCB板内第一并行总线的第二种实施方式示意图；

图4是一种PCB板内第一并行总线的第三种实施方式示意图；

图5是一种PCB板内第一并行总线的第四种实施方式示意图；

图6是一种PCB板内第三并行总线的实施方式示意图；

图7是本申请另一实施例提供的一种PCB板的示意图。

100、PCB板；110、基材；111、第一基层；112、第二基层；120、第一并行总线；121、第一区域线段；122、第二区域线段；130、第二并行总线；131、第三区域线段；132、第四区域线段；140、第三并行总线。

具体实施方式

需要理解的是，这里所使用的术语、公开的具体结构和功能细节，仅仅是为了描述具体实施例，是代表性的，但是本申请可以通过许多替换形式来具体实现，不应被解释成仅受限于这里所阐述的实施例。

在本申请的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示相对重要性，或者隐含指明所指示的技术特征的数量。另外，“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系的术语，是基于附图所示的方位或相对位置关系描述的，仅是为了便于描述本申请的简化描述，而不是指示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

如图1所示，本申请提供了一种PCB板，所述PCB板100包括基材110以及含有多条并行总线的等长线组，所述并行总线可以是地址线、控制线或其它类型走线，以其中的两条并行总线为例，所述等长线组包括第一并行总线120和第二并行总线130，所述第一并行总线120包括第一区域线段121和第二区域线段122，所述第一区域线段121位于所述基材110的表面，所述第二区域线段122位于所述基材110的内部；所述第二并行总线130包括第三区域线段131和第四区域线段132，所述第三区域线段131位于所述基材110的表面，所述第四区域线段132位于所述基材110的内部；即第一区域线段121和第三区域线段131为微带线，第二区域线段122和第四区域线段132为带状线。

其中，电信号在所述第一区域线段121和所述第三区域线段131的传输速度为V1，电信号在所述第二区域线段122和所述第四区域线段132的传输速度为V2；所述第一区域线段121的长度与倍所述第二区域线段122的长度之和，等于所述第三区域线段131的长度与/>倍所述第四区域线段132的长度之和。

由于PCB板100材的固有属性，在走线长度相等的情况下，信号传播时延也会不一致，具体表现为PCB内层走线(带状线)的信号传输速度比PCB表层走线(微带线)慢；其次，在设计高速信号时，由于布线空间有限，偶尔需要在内层走线，就会出现打孔换层(表层换到内层)的操作，这时表层到内层的走线与表层到底层或其它层的走线存在传输速度上的差异，信号传播出现延时。

现有技术在设计内存产品时，按照DDR(Double Data Rate,双倍速率同步动态随机存储器)设计规范中给出的数值进行长度补偿操作，补偿系数为1.1，将所有微带线长度除以1.1转化为带状线长度，所有走线按带状线长度应用到等长表中计算走线的总长度，之后进行等长处理。但是由于PCB板100材的材料参数(介电常数)的不同，会对信号的传输速度产生影响，在进行等长计算时等长误差过大，造成信号传播的延时，进而导致内存产品时序不匹配等问题。

相对于上述直接通过一个固定的补偿系数对等长线组中基材110表面走线或基材110内部走线的长度设计进行补偿，以使得电信号通过等长线组中不同走线后不容易出现延迟问题的方案来说。本申请不限定固定的补偿系数，避免不同基材110的材料本身对信号干扰问题，并根据电信号走线在基材110表面和基材110内部之间的传输低速比值来确定补偿系数，然后对第一区域线段121和第三区域线段131进行补偿设计，或者对第二区域线段122和第四区域线段132进行补偿设计，使得电信号在等长线组中不同并行总线上传输所花费的时间相同，从而避免造成传播延迟的问题。

在本申请的一实施例中，所述PCB板100采用单层设计或者在进行多层设计时各层基材110的材料相同。

对于电信号在基材110表面的传输速度V1来说，其中，所述基材110的介电常数为ε_r，C等于光速。

对于电信号在基材110内部的传输速度V2来说，且其中，w表示所述第二区域线段122和所述第四区域线段132的线宽，h表示所述基材110厚度，T表示所述第二区域线段122和所述第四区域线段132的厚度。

以基材110的介电常数ε_r是在3.7至4.7之间为例，经计算，此时综合介电常数ε_e是在3.7至4.7之间；对应的，在1.15至1.2之间，详情参考表1。

表1

而且，通过计算可知，在不同的传输速度比值的情况下，设计的走线长度会产生较大的差别(达到90多mil),详见表2。

表2

这些误差会造成传输速度的不等时，导致内存产品出现时序不匹配、兼容性不好等一系列问题。因此，在PCB设计时，选择和板材相匹配的传输速率比，进行等长处理，可在很大程度上缩小等长误差，做到传播速度上的等时，大大提高产品的各项性能。

相比于传统设计中将补偿系数做到1.1的方案来说，本申请中的补偿系数根据基材110的介电常数可以进行调整，使得补偿更精准，可以极大地缩小等长误差。

对于所述第一区域线段121和所述第三区域线段131，可以设置在基材110的顶层(上表面)，也可以设置在基材110的底层(下表面)；无论是基材110的顶层还是基材110的底层，都位于基材的表层，基材的介电常数都是一致的，所述第一区域线段121或所述第三区域线段131可以只位于基材110的一侧，也可以同时位于基材110的两侧，而且不需要分开额外计算，只需要计算在基材110表面的总长度即可，减小计算量。对于所述第二区域线段122和所述第四区域线段132，可以设置在基材110的过孔内形成垂直走线，也可以设置在基材110的内层形成水平走线。虽然过孔内的走线长度较短，但是结合考虑进来可以进一步提高补偿精度。

具体的，以所述等长线组中的一条并行总线(第一并行总线120)为例，所述并行总线可以是等长线组中任意一条同时在基材110表面和内部进行排线的走线。

如图2所示，在一实施方式中，所述第一区域线段121设置在所述基材110的顶层，所述第二区域线段122设置在所述基材110的过孔中和所述基材110的内层中。需要说明的是，基材110的内层表示平行于基材110的顶层的平面，内层的走线表示在基材110内部且平行的走线。

如图3所示，在一实施方式中，所述第一区域线段121设置在所述基材110的顶层和底层，所述第二区域线段122设置在所述基材110的过孔中和所述基材110的内层中。

如图4所示，在一实施方式中，所述第一区域线段121设置在所述基材110的顶层和底层，所述第二区域线段122设置在所述基材110的过孔中。

如图5所示，在一实施方式中，所述第一区域线段121设置在所述基材110的底层，所述第二区域线段122设置在所述基材110的过孔中和所述基材110的内层中。

通过上述多个实施方式关于PCB板上等长走线的具体设计，使得本申请中的方案能够适用于各种等长走线的设计，且这些设计均能够克服等长线路中传播延迟的问题，使得本申请中的方案适用范围较广。

如图6所示，在一实施方式中，所述等长线组包括第三并行总线140，所述第三并行总线140设置在所述基材110的底层，与座子连接；所述第三并行总线140的长度，等于所述第一区域线段121的长度与倍所述第二区域的长度之和。即使等长线组中出现一类走线没有做到基材中，也同样适用于本申请的方案，使得所有类型的等长走线中的信号不会出现较大的误差，进一步提高等长线组的适用范围。

如图7所示，作为本申请的另一实施例，基材110采用两层结构，且两层基材110的材料(介电常数)不同，具体的，所述基材110包括堆叠设置的第一基层111和第二基层112，所述第一基层111和第二基层112的材料不相同，所述第一基层111远离所述第二基层112的一面为所述基材110的顶层，所述第二基层112顶层远离所述第一基层111的一面为所述基材110的底层；所述第一区域线段121和所述第三区域线段131设置在所述第一基层111的外表面或第二基层112的外表面，所述第二区域线段122和第四区域线段132设置在所述第一基层111和所述第二基层112的内部。

以所述第一基层111的介电常数为ε_r1，以所述第二基层112的介电常数为ε_r2，C等于光速；ε_e＝ε_e1+ε_e2，

其中w表示所述第二区域线段122和所述第四区域线段132的线宽，h1表示所述第一基层111厚度，h2表示所述第二基层112厚度，T表示所述第二区域线段122和所述第四区域线段132的厚度。

本申请实施例基于电信号在不同基材110中的传输速度差异进行综合考虑，使得即使在多层且不同材料的PCB板100设计中，也能够避免电信号在等长线组中出现延迟的问题。

当然，基材110还可以采用三层以上不同材料的结构，具体设计在上述实施的基础上依次类推即可，在此不一一举例说明，

本申请还公开了一种电子设备，所述电子设备包括如上所述的PCB板100，所述电子设备可以是显示设备，还可以是通讯设备等，采用上述实施例中的PCB板100之后，能够避免出现传输信号延迟的问题，有效提高产品的质量。

以上内容是结合具体的可选实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本申请的保护范围。

Claims (10)

1.一种PCB板，其特征在于，包括基材以及含有多条并行总线的等长线组，所述等长线组包括第一并行总线和第二并行总线，所述第一并行总线包括第一区域线段和第二区域线段，所述第一区域线段位于所述基材的表面，所述第二区域线段位于所述基材的内部；所述第二并行总线包括第三区域线段和第四区域线段，所述第三区域线段位于所述基材的表面，所述第四区域线段位于所述基材的内部；

其中，电信号在所述第一区域线段和所述第三区域线段的传输速度为V1，电信号在所述第二区域线段和所述第四区域线段的传输速度为V2；所述第一区域线段的长度与倍所述第二区域线段的长度之和，等于所述第三区域线段的长度与/>倍所述第四区域线段的长度之和。

2.如权利要求1所述的PCB板，其特征在于，所述传输速度V1和V2分别满足下列关系式：

且/>其中，ε_r为所述基材的介电常数，ε_e为综合介电常数，C等于光速，w表示所述第二区域线段和所述第四区域线段的线宽，h表示所述基材厚度，T表示所述第二区域线段和所述第四区域线段的厚度。

3.如权利要求1所述的PCB板，其特征在于，当所述基材的介电常数ε_r在3.7至4.7之间时，在1.15至1.2之间。

4.如权利要求1所述的PCB板，其特征在于，所述第一区域线段设置在所述基材的顶层和/或底层，所述第三区域线段设置在所述基材的顶层和/或底层。

5.如权利要求1所述的PCB板，其特征在于，所述第二区域线段设置在所述基材的过孔中和/或所述基材的内层中，所述第四区域线段设置在所述基材的过孔中和/或所述基材的内层中。

6.如权利要求4或5所述的PCB板，其特征在于，所述第一区域线段设置在所述基材的顶层，所述第二区域线段设置在所述基材的过孔中和所述基材的内层中；或者

所述第一区域线段设置在所述基材的顶层和底层，所述第二区域线段设置在所述基材的过孔中和所述基材的内层中；或者

所述第一区域线段设置在所述基材的顶层和底层，所述第二区域线段设置在所述基材的过孔中；或者

所述第一区域线段设置在所述基材的底层，所述第二区域线段设置在所述基材的过孔中和所述基材的内层中。

7.如权利要求6所述的PCB板，其特征在于，所述等长线组包括第三并行总线，所述第三并行总线设置在所述基材的底层，所述第三并行总线的长度，等于所述第一区域线段的长度与倍所述第二区域的长度之和。

8.如权利要求1所述的PCB板，其特征在于，所述基材包括堆叠设置的第一基层和第二基层，所述第一基层远离所述第二基层的一面为所述基材的顶层，所述第二基层顶层远离所述第一基层的一面为所述基材的底层；所述第一区域线段设置在所述基材的顶层和底层，所述第二区域线段设置在所述第一基层和所述第二基层内部；

ε_e＝ε_e1+ε_e2，

其中，ε_r1为所述第一基层的介电常数，ε_r2为所述第二基层的介电常数，C等于光速，w表示所述第二区域线段和所述第四区域线段的线宽，h1表示所述第一基层厚度，h2表示所述第二基层厚度，T表示所述第二区域线段和所述第四区域线段的厚度。

9.如权利要求1所述的PCB板，其特征在于，所述等长线组包括地址线和控制线。

10.一种电子设备，其特征在于，包括如权利要求1-9任意一项所述的PCB板。