CN114664673A - 一种射频模组封装结构及方法 - Google Patents

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Abstract

本申请公开了一种射频模组封装结构及方法,涉及集成电路封装技术领域,本申请的射频模组封装方法,包括:提供电路基板,电路基板的封装面上设置有多个第一焊盘和第二焊盘,第二焊盘通过电路基板内的走线层接地;将多个模组分别与多个第一焊盘对应连接;用屏蔽罩扣设模组中的预设屏蔽模组,其中,屏蔽罩根据多个预设屏蔽模组在电路基板上排布形状制作,屏蔽罩上设置有用于连通屏蔽罩的内部和外部的开口;通过第二焊盘将屏蔽罩与电路基板固定连接;对连接有模组和屏蔽罩的电路基板进行塑封,融化状态的塑封材料通过开口流入屏蔽罩内密封预设屏蔽模组。本申请提供的射频模组封装结构及方法,能够在简化封装工艺的同时减小封装体积。

Description

一种射频模组封装结构及方法
技术领域
本申请涉及集成电路封装技术领域,具体而言,涉及一种射频模组封装结构及方法。
背景技术
随着5G,Sub-6G等高频无线通讯技术的不断发展,对于射频模组的集成度要求越来越高,其对应的电气连接,结构紧凑度,都在趋于复杂化;特别是高频射频模组不断替代使用,使得电磁环境愈发复杂,不同频段间的射频信号,电磁干扰问题成为射频通讯模组需要解决和不断优化的难题;目前系统级射频模组封装应对电磁干扰的主流方式是增加屏蔽层,或者是搭建屏蔽结构来起到信号隔离的作用。增加屏蔽层主要的方式有在塑封体外加装金属罩,或者在塑封体表面溅射金属层;搭建屏蔽结构的方式主要是在裸模组上加装带有屏蔽层的结构,抑或构建金属坝、围栏结构的方式后,再进行整体塑封。
现有的屏蔽方法主要是在模组结构中在塑封体表面溅射金属层或者需要屏蔽的模组搭建带有屏蔽层的结构来得到电磁的屏蔽和信号的隔离;对于一次塑封体表面溅射金属层再进行二次塑封的方式,其工艺流程因存在多次塑封过程变的很繁琐,相应的成本也会变高,而且整个模组封装的尺寸会因二次塑封变大,尤其是厚度方面,违背了芯片行业的发展需求;再者通过溅射金属得到的屏蔽层因为溅射金属的致密性和均匀性等原因会造成屏蔽效果不佳等问题。对于使用硅帽等得到的屏蔽盖工艺,因其为刻蚀硅片而得到的屏蔽空腔,因为刻蚀工艺速率和硅材质的脆性等原因,得到的空腔不会很大,相应地,要得到足够大的空腔,那初始的硅结构就要很大,这样得到的屏蔽罩会大面积地占用模组封装空间;且整套工艺复杂度也偏高,最终得到的模组封装体积会相对偏大很多(塑封后)。
发明内容
本申请的目的在于提供一种射频模组封装结构及方法,能够在简化封装工艺的同时减小封装体积。
本申请的实施例一方面提供了一种射频模组封装方法,包括:提供电路基板,电路基板的封装面上设置有多个第一焊盘和第二焊盘,第二焊盘通过电路基板内的走线层接地;将多个模组分别与多个第一焊盘对应连接;用屏蔽罩扣设模组中的预设屏蔽模组,其中,屏蔽罩根据多个预设屏蔽模组在电路基板上排布形状制作,屏蔽罩上设置有用于连通屏蔽罩的内部和外部的开口;通过第二焊盘将屏蔽罩与电路基板固定连接;对连接有模组和屏蔽罩的电路基板进行塑封,融化状态的塑封材料通过开口流入屏蔽罩内密封预设屏蔽模组。
作为一种可实施的方式,用屏蔽罩扣设模组中的预设屏蔽模组,其中,屏蔽罩根据多个预设屏蔽模组在电路基板上排布形状制作,屏蔽罩上设置有用于连通屏蔽罩的内部和外部的开口包括:制备屏蔽罩的主体,主体采用屏蔽金属和抗氧化金属混合材料制成;在主体的表面设置钝化层。
作为一种可实施的方式,在主体的表面设置钝化层中,钝化层采用氮化硅或聚酰亚胺制成。
作为一种可实施的方式,在主体表面设置钝化层后,射频模组封装方法还包括:对钝化层的外表面粗化处理。
作为一种可实施的方式,在所述主体表面设置钝化层后,射频模组封装方法还包括:在屏蔽罩的侧壁的开口端连接设置多个锡球。
作为一种可实施的方式,通过第二焊盘将屏蔽罩与电路基板固定连接包括:锡球与第二焊盘通过倒装焊工艺焊接使得屏蔽罩与电路基板连接。
作为一种可实施的方式,将多个模组分别与多个第一焊盘对应连接包括:多个模组与第一焊盘均采用倒装焊工艺连接。
本申请的实施例另一方面提供了一种射频模组封装结构,包括电路基板,电路基板的封装面上间隔设置多个模组,多个模组中包含多个预设屏蔽模组,预设屏蔽模组上扣设有屏蔽罩,射频封装结构还包括密封模组、屏蔽罩以及填充屏蔽罩内部空间的封装体。
作为一种可实施的方式,屏蔽罩包括主体以及设置在主体表面的钝化层,主体采用屏蔽金属和抗氧化金属混合材料制成。
作为一种可实施的方式,钝化层采用氮化硅或聚酰亚胺制成。
本申请实施例的有益效果包括:
本申请实施例提供的射频模组封装方法,包括:提供电路基板,电路基板的封装面上设置有多个第一焊盘和第二焊盘,第二焊盘通过电路基板内的走线层接地;将多个模组分别与多个第一焊盘对应连接;模组通过第一焊盘与电路基板中的走线层信号连接实现信号的传输,实现模组的功能,用屏蔽罩扣设模组中的预设屏蔽模组,其中,屏蔽罩根据多个预设屏蔽模组在电路基板上排布形状制作,屏蔽罩上设置有用于连通屏蔽罩的内部和外部的开口;通过第二焊盘将屏蔽罩与电路基板固定连接;对连接有模组和屏蔽罩的电路基板进行塑封,融化状态的塑封材料通过开口流入屏蔽罩内密封预设屏蔽模组,使得只要进行一次塑封就可以完成电路基板上不需要屏蔽的模组和屏蔽罩内预设屏蔽模组的密封,从而简化了封装工艺,避免了二次塑封带来的体积变大的问题。
附图说明
为了更清楚地说明本申请实施例的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,应当理解,以下附图仅示出了本申请的某些实施例,因此不应被看作是对范围的限定,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种射频模组封装方法流程图;
图2为本申请实施例提供的一种射频模组封装方法的状态图之一;
图3为本申请实施例提供的一种射频模组封装方法的状态图之二;
图4为本申请实施例提供的一种射频模组封装方法的状态图之三;
图5为本申请实施例提供的一种射频模组封装方法的状态图之四;
图6为本申请实施例提供的一种屏蔽罩的结构示意图之一;
图7为本申请实施例提供的一种屏蔽罩的结构示意图之二;
图8为本申请实施例提供的一种射频模组封装结构的结构示意图。
图标:110-电路基板;120-第一焊盘;130-第二焊盘;140-预设屏蔽模组;150-屏蔽罩;151-开口;152-锡球;160-塑封材料;161-塑封体。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚,下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本申请一部分实施例,而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此,以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围,而是仅仅表示本申请的选定实施例。基于本申请中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中,需要说明的是,术语“中心”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,或者是该申请产品使用时惯常摆放的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”、“第三”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
此外,术语“水平”、“竖直”等术语并不表示要求部件绝对水平或悬垂,而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平,并不是表示该结构一定要完全水平,而是可以稍微倾斜。
在本申请的描述中,还需要说明的是,除非另有明确的规定和限定,术语“设置”、“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
本申请提供了一种射频模组封装方法,如图1所示,包括:
S110:如图2所示,提供电路基板110,电路基板110的封装面上设置有多个第一焊盘120和第二焊盘130,第二焊盘130通过电路基板110内的走线层接地;
其中,电路基板110的具体形式本申请实施例不做限制,可以是印刷电路板(Printed Circuit Board,PCB)、柔性电路板等等。电路基板110内设置有走线层,走线层与第一焊盘120和第二焊盘130连接,第二焊盘130通过走线层接地。
S120:如图3所示,将多个模组分别与多个第一焊盘120对应连接;第一焊盘120与走线层连接,使得模组与走线层通过第一焊盘120连接,完成模组与走线层之间的信号传递。
S130:如图4、图5所示,用屏蔽罩150扣设模组中的预设屏蔽模组140,其中,屏蔽罩150根据多个预设屏蔽模组140在电路基板110上排布形状制作,屏蔽罩150上设置有用于连通屏蔽罩150的内部和外部的开口151;
其中,预设屏蔽模组140为需要屏蔽的模组,具体的模组本申请实施例不做限制,示例的,可以是高频率模组,因为高频模组的工作频率较高,形成的电磁波信号会影响其他模组,具体的,分集接收模组、集成双工器的功放模组等等。
屏蔽罩150根据多个预设屏蔽模组140在电路基板110上排布形状制作,使得屏蔽罩150可以根据不同预设屏蔽模组140的排布进行设计,使得屏蔽罩150可以定制化,灵活性高。而且屏蔽罩150的屏蔽层致密,屏蔽效果较好,保证了电磁的无泄漏和信号强度。
另外,屏蔽罩150上设置有用于连通屏蔽罩150内部和外部的开口151,在塑封时,塑封材料160可以通过开口151进入屏蔽罩150内,对屏蔽罩150内的预设屏蔽模组140进行塑封,需要说明的是,如图6、图7所示,为了提高屏蔽罩150的屏蔽效果,可以将开口151设置在屏蔽罩150的侧壁上。
屏蔽罩150围合的空间本申请实施例不做限制,可以是球形、方形或者椭圆形,只要能够罩设预设屏蔽模组140即可。另外,本领域技术人员应当知晓,为了避免屏蔽罩150与预设屏蔽模组140贴合设置时的信号传输,屏蔽罩150的内壁与预设屏蔽模组140之间应当具有间隙。
需要说明的是,当预设屏蔽模组140没有连续设置时,可以对应连续的预设屏蔽模组140设置屏蔽罩150分别屏蔽。
S140:如图4所示,通过第二焊盘130将屏蔽罩150与电路基板110固定连接;
屏蔽罩150与电路基板110通过第二焊盘130固定连接,一方面实现屏蔽罩150与电路基板110的机械连接,提高屏蔽罩150的稳定性,另一方面实现屏蔽罩150与第二焊盘130的电气连接,而第二焊盘130通过走线层接地,从而使得屏蔽罩150接地连接,从而提高屏蔽罩150的屏蔽效果。
S150:如图8所示,对连接有模组和屏蔽罩150的电路基板110进行塑封,融化状态的塑封材料160通过开口151流入屏蔽罩150内密封预设屏蔽模组140。
在塑封时,塑封材料160可以通过开口151进入屏蔽罩150内,对屏蔽罩150内的预设屏蔽模组140进行塑封,同时也对设置于屏蔽罩150外的不需要屏蔽的模组进行塑封。从而在一次塑封过程中完成所有模组的封装,避免了二次封装带来的体积变大的问题。而且,流入屏蔽罩150内的塑封材料160能够塑封预设屏蔽模组140,提高的预设屏蔽模组140的稳定性和散热效果。
本申请实施例提供的射频模组封装方法,包括:提供电路基板110,电路基板110的封装面上设置有多个第一焊盘120和第二焊盘130,第二焊盘130通过电路基板110内的走线层接地;将多个模组分别与多个第一焊盘120对应连接;模组通过第一焊盘120与电路基板110中的走线层信号连接实现信号的传输,实现模组的功能,用屏蔽罩150扣设模组中的预设屏蔽模组140,其中,屏蔽罩150根据多个预设屏蔽模组140在电路基板110上排布形状制作,屏蔽罩150上设置有用于连通屏蔽罩150的内部和外部的开口151;通过第二焊盘130将屏蔽罩150与电路基板110固定连接;对连接有模组和屏蔽罩150的电路基板110进行塑封,融化状态的塑封材料160通过开口151流入屏蔽罩150内密封预设屏蔽模组140,使得只要进行一次塑封就可以完成电路基板110上不需要屏蔽的模组和屏蔽罩150内预设屏蔽模组140的密封,从而简化了封装工艺,避免了二次塑封带来的体积变大的问题。
另外,本申请实施例提供的射频模组封装方法,由于采用屏蔽罩150进行屏蔽,相对于表面溅射金属层的屏蔽方式,具有更好的屏蔽效果。
可选的,用屏蔽罩150扣设模组中的预设屏蔽模组140,其中,屏蔽罩150根据多个预设屏蔽模组140在电路基板110上排布形状制作,屏蔽罩150上设置有用于连通屏蔽罩150的内部和外部的开口151包括:
S131:制备屏蔽罩150的主体,主体采用屏蔽金属和抗氧化金属混合材料制成;
屏蔽罩150的主体起到对电磁信号屏蔽的作用,具体的,屏蔽罩150对电磁波的屏蔽利用趋肤效应进行,具体的,当电磁波传播至屏蔽罩150的主体时,主体的表面将吸收、损耗电磁场的能量,使得电磁波的传播从主体的表面向内层指数式衰减,从而可以阻止高频的电磁波进入屏蔽罩150的内部,以实现电磁屏蔽。为了实现电磁信号的屏蔽,主体的厚度应当大于等于趋肤深度,使得电磁信号在趋肤深度内吸收,避免电磁信号穿透主体,趋肤深度与屏蔽金属材料的磁导率、电导率以及电磁波的频率有关,可以根据屏蔽金属材料的磁导率、电导率以及电磁波的频率设置主体的厚度。
屏蔽金属的具体材料本申请实施例不做限制,只要是能够实现电磁波的屏蔽即可,示例的,可以是铜、铝。另外,纯的屏蔽金属容易与大气中的水汽及氧气的作用下腐蚀,从而影响屏蔽效果,降低屏蔽罩150的可靠性,为了提高屏蔽罩150的可靠性,可以在屏蔽金属中添加抗氧化金属,从而降低屏蔽金属与水汽、氧气发生反应的可能性,提高屏蔽罩150的可靠性。
S132:在主体的表面设置钝化层。
为了实现屏蔽罩150的屏蔽功能,主体由屏蔽金属和抗氧化金属制成,无法避免主体在大气中工作时,屏蔽金属与大气中的水汽及氧气的作用下腐蚀,从而影响屏蔽效果,降低屏蔽罩150的可靠性。为了进一步提高屏蔽罩150的可靠性,可以在主体的表面设置钝化层,钝化层的化学活性较低,不易发生反应,设置在主体的表面,阻断主体与大气的接触,从而避免主体在大气中腐蚀,提高屏蔽罩150的可靠性。
需要说明的是,屏蔽罩150的内部和外部均存在与大气接触的情况,所以钝化层需要设置在屏蔽罩150的内表面和外表面。具体的,在主体表面设置钝化层的方式本申请实施例不做限制,示例的,可以采用喷涂等方式。
本申请实施例的一种可实现的方式中,在主体的表面设置钝化层中,钝化层采用氮化硅或聚酰亚胺制成。
氮化硅和聚酰亚胺的化学活性较低,从而能够保护主体,另外,氮化硅和聚酰亚胺具有较高的结构强度,从而提高屏蔽罩150结构强度,避免屏蔽罩150在生产、运输及安装过程中损坏。
可选的,在主体表面设置钝化层后,射频模组封装方法还包括:对钝化层的外表面粗化处理。
当对连接有模组和屏蔽罩150的电路基板110进行塑封时,塑封材料160与屏蔽罩150的外表面接触塑封屏蔽罩150,当屏蔽罩150的外表面粗化处理后,能够提高塑封材料160与屏蔽罩150的接触面积,加强屏蔽罩150与塑封材料160的结合,从而提高塑封的牢度,提高封装结构的可靠性。
本申请实施例的一种可实现的方式中,如图6所示,在所述主体表面设置钝化层后,射频模组封装方法还包括:在屏蔽罩150的侧壁的开口端连接设置多个锡球152。
为了方便屏蔽罩150与第二焊盘130的连接,可以事先在屏蔽罩150的开口端连接设置多个锡球152,多个锡球152提供锡材料,当屏蔽罩150与电路基板110焊接时,锡球152高温融化与第二焊盘130和屏蔽罩150的侧壁连接。
可选的,通过第二焊盘130将屏蔽罩150与电路基板110固定连接包括:锡球152与第二焊盘130通过倒装焊工艺焊接使得屏蔽罩150与电路基板110连接。
将屏蔽罩150与电路基板110连接时,将屏蔽罩150设置在下方,如图4所示,电路基板110上的第二焊盘130上设置焊料并与屏蔽罩150的锡球152对应,然后固定位置,在高温环境中持续预设时间,使得焊料与锡球152融化后再固化,连接屏蔽罩与电路基板110。
倒装焊工艺的工艺简单、可生产性高、而且稳定性高,使得屏蔽罩150与电路基板110的连接稳定性好。
本申请实施例的一种可实现的方式中,将多个模组分别与多个第一焊盘120对应连接包括:多个模组与第一焊盘120均采用倒装焊工艺连接。
多个模组设置在下方,如图3所示,电路基板110上的第一焊盘120上设置焊料并与模组的插脚对应,然后固定位置,在高温环境中持续预设时间,使得焊料融化后固化,连接模组与电路基板110。
需要说明的是,屏蔽罩150与电路基板110焊接时,需要高温融化锡球152与焊料,模组与第一焊盘120对应连接时,也需要高温进行焊接,为了减少射频模组封装的工艺步骤,可以先通过焊料将模组与第一焊盘120倒装粘接,锡料中含有助焊剂,具有一定的粘度,可以将模组与第一焊盘120粘接,再使用焊料将锡球152与第二焊盘130粘接,最后再在高温的环境中使得焊料融化固定,使得模组与第一焊盘120固定连接,屏蔽罩150与第二焊盘130固定连接,简化射频模组封装的工艺,提高生产效率和工艺稳定性。
本申请实施例还公开了一种射频模组封装结构,如图8所示,包括电路基板110,电路基板110的封装面上间隔设置多个模组,多个模组中包含多个预设屏蔽模组140,预设屏蔽模组140上罩设有屏蔽罩150,射频封装结构还包括密封模组、屏蔽罩150以及填充屏蔽罩150内部空间的封装体。本申请实施例中的封装体采用一次塑封完成,能够减少塑封体161的体积。
本申请实施例的一种可实现的方式中,屏蔽罩150包括主体以及设置在主体表面的钝化层,主体采用屏蔽金属和抗氧化金属混合材料制成。
为了实现屏蔽罩150的屏蔽功能,主体由屏蔽金属和抗氧化金属制成,无法避免主体在大气中工作时,屏蔽金属与大气中的水汽及氧气的作用下腐蚀,从而影响屏蔽效果,降低屏蔽罩150的可靠性。为了进一步提高屏蔽罩150的可靠性,可以在主体的表面设置钝化层,钝化层的化学活性较低,不易发生反应,设置在主体的表面,阻断主体与大气的接触,从而避免主体在大气中腐蚀,提高屏蔽罩150的可靠性。
本申请实施例的一种可实现的方式中,钝化层采用氮化硅或聚酰亚胺制成。
氮化硅和聚酰亚胺的化学活性较低,从而能够保护主体,另外,氮化硅和聚酰亚胺具有较高的结构强度,从而提高屏蔽罩150结构强度,避免屏蔽罩150在生产、运输及安装过程中损坏。
以上所述仅为本申请的优选实施例而已,并不用于限制本申请,对于本领域的技术人员来说,本申请可以有各种更改和变化。凡在本申请的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本申请的保护范围之内。

Claims (10)

1.一种射频模组封装方法,其特征在于,包括:
提供电路基板,所述电路基板的封装面上设置有多个第一焊盘和第二焊盘,所述第二焊盘通过所述电路基板内的走线层接地;
将多个模组分别与多个所述第一焊盘对应连接;
用屏蔽罩扣设所述模组中的预设屏蔽模组,其中所述屏蔽罩根据多个所述预设屏蔽模组在所述电路基板上的排布形状制作,所述屏蔽罩上设置有用于连通所述屏蔽罩的外部和内部的开口;
通过所述第二焊盘将所述屏蔽罩与所述电路基板固定连接;
对连接有所述模组和所述屏蔽罩的电路基板进行塑封,融化状态的塑封材料通过所述开口流入所述屏蔽罩内密封所述预设屏蔽模组。
2.根据权利要求1所述的射频模组封装方法,其特征在于,所述用屏蔽罩扣设所述模组中的预设屏蔽模组,其中所述屏蔽罩根据多个所述预设屏蔽模组在所述电路基板上的排布形状制作,所述屏蔽罩上设置有用于连通所述屏蔽罩的外部和内部的开口包括;
制备所述屏蔽罩的主体,所述主体采用屏蔽金属和抗氧化金属混合材料制成;
在所述主体的表面设置钝化层。
3.根据权利要求2所述的射频模组封装方法,其特征在于,所述在所述主体的表面设置钝化层中,所述钝化层采用氮化硅或聚酰亚胺制成。
4.根据权利要求2所述的射频模组封装方法,其特征在于,所述在所述主体的表面设置钝化层之后,所述方法还包括:
对所述钝化层的外表面粗化处理。
5.根据权利要求2所述的射频模组封装方法,其特征在于,所述在所述主体的表面设置钝化层之后,所述方法还包括:
在所述屏蔽罩的侧壁的开口端连接设置多个锡球。
6.根据权利要求5所述的射频模组封装方法,其特征在于,所述通过所述第二焊盘将所述屏蔽罩与所述电路基板固定连接包括:
所述锡球与所述第二焊盘通过倒装焊工艺焊接使得所述屏蔽罩与所述电路基板连接。
7.根据权利要求1所述的射频模组封装方法,其特征在于,所述将多个模组分别与多个所述第一焊盘对应连接包括:多个模组与所述第一焊盘均采用倒装焊工艺连接。
8.一种射频模组封装结构,其特征在于,包括电路基板,所述电路基板的封装面上间隔设置有多个模组,多个所述模组中包含多个预设屏蔽模组,所述预设屏蔽模组上罩设有屏蔽罩,射频封装结构还包括密封所述模组、所述屏蔽罩以及填充所述屏蔽罩内部空间的封装体。
9.根据权利要求8所述的射频模组封装结构,其特征在于,所述屏蔽罩包括主体以及设置在所述主体表面的钝化层,所述主体采用屏蔽金属和抗氧化金属混合材料制成。
10.根据权利要求9所述的射频模组封装结构,其特征在于,所述钝化层采用氮化硅或聚酰亚胺制成。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115642095A (zh) * 2022-09-08 2023-01-24 武汉敏声新技术有限公司 一种射频模组封装结构及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080036049A1 (en) * 2006-08-09 2008-02-14 Jae-Hyuck Lee Stacked integration module and method for manufacturing the same
CN102315200A (zh) * 2011-09-02 2012-01-11 华为终端有限公司 一种芯片封装结构、封装方法及电子设备
WO2020263018A1 (ko) * 2019-06-28 2020-12-30 주식회사 아모센스 전자 소자 어셈블리 패키지, 전자 소자 모듈용 회로 기판 및 이의 제조 방법
CN114005814A (zh) * 2021-12-01 2022-02-01 唯捷创芯(天津)电子技术股份有限公司 一种电磁屏蔽结构、制造方法及通信终端

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080036049A1 (en) * 2006-08-09 2008-02-14 Jae-Hyuck Lee Stacked integration module and method for manufacturing the same
CN102315200A (zh) * 2011-09-02 2012-01-11 华为终端有限公司 一种芯片封装结构、封装方法及电子设备
WO2020263018A1 (ko) * 2019-06-28 2020-12-30 주식회사 아모센스 전자 소자 어셈블리 패키지, 전자 소자 모듈용 회로 기판 및 이의 제조 방법
CN114005814A (zh) * 2021-12-01 2022-02-01 唯捷创芯(天津)电子技术股份有限公司 一种电磁屏蔽结构、制造方法及通信终端

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115642095A (zh) * 2022-09-08 2023-01-24 武汉敏声新技术有限公司 一种射频模组封装结构及方法
CN115642095B (zh) * 2022-09-08 2024-03-29 武汉敏声新技术有限公司 一种射频模组封装结构及方法

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