CN114597205A - 半导体器件及其制造方法 - Google Patents

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CN114597205A
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gate
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金文铉
金旻奎
崔道永
河大元
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

公开了一种半导体器件及其制造方法。该半导体器件可以包括在基板上的有源图案、在有源图案上的源极/漏极图案、在每个源极/漏极图案的侧表面上的围栏间隔物、插设在源极/漏极图案之间的沟道图案、与沟道图案交叉并在第一方向上延伸的栅电极、以及在栅电极的侧表面上的栅极间隔物。围栏间隔物的上部的在第一方向上的第一厚度可以大于栅极间隔物的在与第一方向交叉的第二方向上的第二厚度。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体器件及其制造方法，具体地，涉及包括场效应晶体管的半导体器件及其制造方法。
背景技术
半导体器件包括集成电路，诸如金属氧化物半导体场效应晶体管(MOSFET)。为了满足对具有小图案尺寸和减少的设计规则的半导体器件的日益增长的需求，可以积极地按比例缩小MOSFET。MOSFET的按比例缩小可能导致半导体器件的工作特性的恶化。正在进行研究以克服与半导体器件的按比例缩小相关的技术限制并实现更高性能的半导体器件。
发明内容
本发明构思的实施方式提供一种具有增大的集成密度的半导体器件。
本发明构思的实施方式提供一种制造高度集成的半导体器件的方法。
根据本发明构思的一实施方式，一种半导体器件可以包括在基板上的有源图案、在有源图案上的一对源极/漏极图案、在该对源极/漏极图案的每个的相反的侧表面上的围栏间隔物、在该对源极/漏极图案之间延伸的沟道图案、与沟道图案交叉并在第一方向上延伸的栅电极、以及在栅电极的侧表面上的栅极间隔物。围栏间隔物的上部的在第一方向上的第一厚度可以大于栅极间隔物的在与第一方向交叉的第二方向上的第二厚度。
根据本发明构思的一实施方式，一种半导体器件可以包括在基板的第一区域上的第一有源图案、在第一有源图案上的一对第一源极/漏极图案、在该对第一源极/漏极图案中的每个的相反的侧表面上的第一围栏间隔物、在该对第一源极/漏极图案之间延伸的第一沟道图案、与第一沟道图案交叉并在第一方向上延伸的第一栅电极、以及在第一栅电极的侧表面上的第一栅极间隔物。第一围栏间隔物的上部的在第一方向上的第一厚度可以大于第一围栏间隔物的下部的在第一方向上的第三厚度。
根据本发明构思的一实施方式，一种半导体器件可以包括在基板上的有源图案、在有源图案上的一对源极/漏极图案、在该对源极/漏极图案中的每个的相反的侧表面上的围栏间隔物、在该对源极/漏极图案之间延伸的沟道图案、与沟道图案交叉并在第一方向上延伸的栅电极、在栅电极和沟道图案之间的栅极绝缘层、在栅电极的侧表面上的栅极间隔物、提供在栅电极的顶表面上的栅极盖图案、在栅极盖图案上的第一层间绝缘层、延伸穿过第一层间绝缘层并接触源极/漏极图案的有源接触、延伸穿过第一层间绝缘层并接触栅电极的栅极接触、在第一层间绝缘层上的第二层间绝缘层、提供在第二层间绝缘层中的第一金属层、在第二层间绝缘层上的第三层间绝缘层以及提供在第三层间绝缘层中的第二金属层，该第一金属层包括第一互连线，该第一互连线分别电连接到有源接触和栅极接触并在与第一方向交叉的第二方向上延伸以彼此平行。第二金属层可以包括第二互连线，该第二互连线分别电连接到第一互连线并在第一方向上延伸以彼此平行。围栏间隔物的上部的在第一方向上的第一厚度可以大于栅极间隔物的在第二方向上的第二厚度。
根据本发明构思的一实施方式，一种制造半导体器件的方法可以包括：在基板上形成在第二方向上延伸的有源图案；形成与有源图案交叉并在第一方向上延伸的牺牲栅极图案；在有源图案的侧表面和牺牲栅极图案的侧表面上形成第一间隔物层；在第一方向上和在与第一方向相反的方向上在第一间隔物层上执行第一定向沉积工艺，以在第一间隔物层上形成第二间隔物层；去除有源图案的在牺牲栅极图案之间暴露的部分以在牺牲栅极图案之间形成凹陷；在凹陷中形成源极/漏极图案；以及用栅电极替换牺牲栅极图案。
附图说明
图1是示出根据本发明构思的一实施方式的半导体器件的平面图。
图2A、图2B、图2C和图2D分别是沿着图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。
图3A是图2A的部分P1的放大剖视图。
图3B是图2C的部分P2的放大剖视图。
图3C是图2C的部分P3的放大剖视图。
图4、图5A、图5B、图6A、图6B、图7A、图7B、图8、图9A、图9B、图9C、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图12C、图12D、图13A、图13B、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图16A、图16B、图16C和图16D是示出根据本发明构思的一实施方式的制造半导体器件的方法的图。
图17、图18和图19是沿着图1的线C-C'截取的剖视图，以示出根据本发明构思的一实施方式的半导体器件及其制造方法。
图20A和图20B是示出图19的部分P2和P3的放大剖视图。
图21A和图21B是示出根据本发明构思的一实施方式的半导体器件的部分(例如图19的P2和P3)的放大剖视图。
图22是示出根据本发明构思的一实施方式的半导体器件的平面图。
图23A是示出图22的第一PMOSFET区域PR1的放大剖视图。
图23B是示出图22的第二PMOSFET区域PR2的放大剖视图。
图24A和图24B是分别沿着图1的线A-A'和B-B'截取的剖视图，以示出根据本发明构思的一实施方式的半导体器件。
具体实施方式
图1是示出根据本发明构思的一实施方式的半导体器件的平面图。图2A至图2D分别是沿着图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。图3A是图2A的部分P1的放大剖视图。图3B是图2C的部分P2的放大剖视图。图3C是图2C的部分P3的放大剖视图。
参照图1和图2A至图2D，半导体器件可以集成在基板100上。在一实施方式中，半导体器件可以是逻辑单元，但是本发明构思不限于该示例。例如，该半导体器件可以是存储器件，诸如静态随机存取存储器(SRAM)。下面的描述将参照其中半导体器件是逻辑单元的示例。
逻辑单元LC可以提供在基板100上。构成逻辑电路的逻辑晶体管可以设置在逻辑单元LC上。基板100可以是由硅、锗、硅锗等形成或包括硅、锗、硅锗等的半导体基板，或者可以是化合物半导体基板。作为一示例，基板100可以是硅晶片。
逻辑单元LC可以包括PMOSFET区域PR和NMOSFET区域NR。PMOSFET区域PR和NMOSFET区域NR可以由形成在基板100的上部中的第二沟槽TR2限定。换句话说，第二沟槽TR2可以位于PMOSFET区域PR和NMOSFET区域NR之间。术语“第一”、“第二”等可以在这里仅用于将一个元件或层与另一个区别开。PMOSFET区域PR和NMOSFET区域NR可以在第一方向D1上彼此间隔开，第二沟槽TR2插设在它们之间。
第一有源图案AP1和第二有源图案AP2可以由第一沟槽TR1限定，第一沟槽TR1形成在基板100的上部中。第一有源图案AP1和第二有源图案AP2可以分别提供在PMOSFET区域PR和NMOSFET区域NR上。第一沟槽TR1可以比第二沟槽TR2浅。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2可以是基板100的垂直突出部分。
器件隔离层ST可以被提供来填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括硅氧化物层。第一有源图案AP1的上部和第二有源图案AP2的上部可以突出超过器件隔离层ST。器件隔离层ST可以不覆盖第一有源图案AP1的上部和第二有源图案AP2的上部。器件隔离层ST可以覆盖第一有源图案AP1的下部侧表面和第二有源图案AP2的下部侧表面。
在与器件隔离层ST的顶表面相同的水平处，第二有源图案AP2的侧表面可以是平缓倾斜的或斜向的。例如，第二有源图案AP2可以具有被器件隔离层ST覆盖的第三侧表面SW3以及被栅极绝缘层GI覆盖的第四侧表面SW4。第二有源图案AP2可以进一步具有在第三侧表面SW3和第四侧表面SW4之间的平坦表面或唇部PLP。平坦表面PLP可以提供在与器件隔离层ST的顶表面相同的水平处。平坦表面PLP的斜度可以比第三侧表面SW3和第四侧表面SW4中的每个的斜度更平缓。
返回参照图1和图2A至图2D，第一有源图案AP1可以包括用作第一沟道图案CH1的上部。第二有源图案AP2可以包括用作第二沟道图案CH2的上部。第一沟道图案CH1和第二沟道图案CH2中的每个可以包括依次堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一至第三半导体图案SP1、SP2和SP3可以在垂直方向(即，第三方向D3)上彼此间隔开。
第一至第三半导体图案SP1、SP2和SP3中的每个可以由硅(Si)、锗(Ge)或硅锗(SiGe)形成，或者包括硅(Si)、锗(Ge)或硅锗(SiGe)。在一实施方式中，第一至第三半导体图案SP1、SP2和SP3中的每个可以由硅(Si)形成或包括硅(Si)。
多个第一凹陷RS1可以形成在第一有源图案AP1的上部中。第一源极/漏极图案SD1可以分别提供在第一凹陷RS1中。第一源极/漏极图案SD1可以是第一导电类型(例如p型)的杂质区域。第一沟道图案CH1可以插设在第一源极/漏极图案SD1中的成对第一源极/漏极图案SD1或相邻的第一源极/漏极图案SD1之间。换句话说，成对的第一源极/漏极图案SD1可以通过第一沟道图案CH1的堆叠的第一至第三半导体图案SP1、SP2和SP3彼此连接。
多个第二凹陷RS2可以形成在第二有源图案AP2的上部中。第二源极/漏极图案SD2可以分别提供在第二凹陷RS2中。第二源极/漏极图案SD2可以是第二导电类型(例如n型)的杂质区域。第二沟道图案CH2可以插设在第二源极/漏极图案SD2中的成对的第二源极/漏极图案SD2或相邻的第二源极/漏极图案SD2之间。换句话说，成对的第二源极/漏极图案SD2可以通过第二沟道图案CH2的堆叠的第一至第三半导体图案SP1、SP2和SP3彼此连接。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。作为一示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个可以具有位于与第三半导体图案SP3的顶表面基本上相同的水平的顶表面。然而，在一实施方式中，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个的顶表面可以高于第三半导体图案SP3的顶表面。
第一源极/漏极图案SD1可以在高于将在下面描述的第一围栏间隔物SS1的顶表面的水平处具有最大宽度WM1。此外，第二源极/漏极图案SD2可以在高于将在下面描述的第二围栏间隔物SS2的顶表面的水平处具有最大宽度WM2。
第一源极/漏极图案SD1可以包括具有比基板100的晶格常数大的晶格常数的半导体材料(例如SiGe)。在这种情况下，该对第一源极/漏极图案SD1可以对在其间的第一沟道图案CH1施加压应力。每个第一源极/漏极图案SD1可以具有彼此拥有不同的锗浓度的多个区域。例如，每个第一源极/漏极图案SD1的锗浓度可以在其下部比在其上部低。第二源极/漏极图案SD2可以由与基板100相同的半导体材料(例如硅)形成，或包括与基板100相同的半导体材料(例如硅)。作为一示例，第二源极/漏极图案SD2可以不包含锗。第一源极/漏极图案SD1可以包含p型杂质(例如硼)。第二源极/漏极图案SD2可以包含n型杂质。
栅电极GE可以被提供为与第一有源图案AP1和第二有源图案AP2交叉并在第一方向D1上延伸。栅电极GE可以在第二方向D2上以第一节距排布。当在平面图中观看时，每个栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2重叠。
栅电极GE可以包括插设在基板100和第一半导体图案SP1之间的第一部分PO1、插设在第一半导体图案SP1和第二半导体图案SP2之间的第二部分PO2、插设在第二半导体图案SP2和第三半导体图案SP3之间的第三部分PO3以及在第三半导体图案SP3上的第四部分PO4。
返回参照图2A，在PMOSFET区域PR上的栅电极GE的第一至第三部分PO1、PO2和PO3可以具有彼此不同的宽度。例如，第三部分PO3在第二方向D2上的最大宽度可以小于第二部分PO2在第二方向D2上的最大宽度。第一部分PO1在第二方向D2上的最大宽度可以大于第三部分PO3在第二方向D2上的最大宽度。
返回参照图2D，栅电极GE可以提供在第一至第三半导体图案SP1、SP2和SP3中的每个的顶表面TS、底表面BS和相反的侧表面SW上。换句话说，根据本实施方式的逻辑晶体管可以是三维场效应晶体管(例如多桥沟道场效应晶体管(MBCFET))，其中栅电极GE被提供为三维地围绕沟道图案。
返回参照图1和图2A至图2D，一对栅极间隔物GS可以分别设置在栅电极GE的第四部分PO4的相反的侧表面上。栅极间隔物GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔物GS的顶表面可以高于栅电极GE的顶表面。栅极间隔物GS的顶表面可以与将在下面描述的第一层间绝缘层110的顶表面共面。栅极间隔物GS可以由SiCN、SiCON、SiON或SiN中的至少一种形成，或包括SiCN、SiCON、SiON或SiN中的至少一种。在一实施方式中，栅极间隔物GS可以具有包括至少两个层的多层结构，每层由SiCN、SiCON、SiON或SiN制成。
栅极盖图案GP可以提供在栅电极GE上。栅极盖图案GP可以沿着栅电极GE在第一方向上D1延伸。栅极盖图案GP可以由相对于将在下面描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料形成，或者包括相对于将在下面描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。例如，栅极盖图案GP可以由SiON、SiCN、SiCON或SiN中的至少一种形成，或包括SiON、SiCN、SiCON或SiN中的至少一种。
栅极绝缘层GI可以插设在栅电极GE和第一沟道图案CH1之间以及在栅电极GE和第二沟道图案CH2之间。栅极绝缘层GI可以覆盖第一至第三半导体图案SP1、SP2和SP3中的每个的顶表面TS、底表面BS和相反的侧表面SW。栅极绝缘层GI可以覆盖在栅电极GE下面的器件隔离层ST的顶表面(例如见图2D)。栅极绝缘层GI可以由高k电介质材料(例如铪氧化物)和/或硅氧化物中的至少一种形成，或包括高k电介质材料(例如铪氧化物)和/或硅氧化物中的至少一种。例如，栅极绝缘层GI可以包括偶极子元素，在这种情况下，栅极绝缘层GI可以用于调节晶体管的阈值电压。偶极子元素可以包括镧(La)、铝(Al)或其组合。换句话说，栅极绝缘层GI可以包含镧(La)、铝(Al)或其组合作为其杂质。
栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以提供在栅极绝缘层GI上，并可以与第一至第三半导体图案SP1、SP2和SP3相邻。第一金属图案可以包括功函数金属，其能够用于调节晶体管的阈值电压。通过调节第一金属图案的厚度和成分，可以实现具有期望的阈值电压的晶体管。例如，栅电极GE的第一至第三部分PO1、PO2和PO3可以由第一金属图案或功函数金属构成。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种或氮(N)。在一实施方式中，第一金属图案可以进一步包括碳(C)。第一金属图案可以包括堆叠的多个功函数金属层。
第二金属图案可以包括其电阻低于第一金属图案的金属材料。例如，第二金属图案可以包括钨(W)、铝(Al)、钛(Ti)或钽(Ta)中的至少一种。例如，栅电极GE的第四部分PO4可以包括第一金属图案和在第一金属图案上的第二金属图案。
参照图2C，第一围栏间隔物SS1可以提供在第一源极/漏极图案SD1的侧表面上，第二围栏间隔物SS2可以提供在第二源极/漏极图案SD2的侧表面上。将参照图3A至图3C更详细地描述第一围栏间隔物SS1和第二围栏间隔物SS2。
返回参照图2B，绝缘图案IP可以提供在NMOSFET区域NR上。每个绝缘图案IP可以插设在第二源极/漏极图案SD2与栅电极GE的第一至第三部分PO1、PO2和PO3中的相应一个之间。绝缘图案IP可以与第二源极/漏极图案SD2直接接触。如这里所用的，当元件或图案被描述为彼此“直接接触”或“直接在彼此上”时，不存在居间的元件或图案。栅电极GE的第一至第三部分PO1、PO2和PO3中的每个可以通过绝缘图案IP与第二源极/漏极图案SD2间隔开。
第一层间绝缘层110可以提供在基板100上。第一层间绝缘层110可以覆盖栅极间隔物GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110可以具有与栅极盖图案GP的顶表面和栅极间隔物GS的顶表面基本上共面的顶表面。第二层间绝缘层120可以形成在第一层间绝缘层110上以覆盖栅极盖图案GP。在一实施方式中，第一层间绝缘层110和第二层间绝缘层120中的至少一个可以包括硅氧化物层。
在第二方向D2上彼此相对的一对分割结构DB可以提供在逻辑单元LC的两侧。分割结构DB可以在第一方向D1上平行于栅电极GE延伸。彼此相邻的分割结构DB和栅电极GE之间的节距可以等于第一节距。
分割结构DB可以被提供为穿透第一层间绝缘层110和第二层间绝缘层120，并可以延伸到第一有源图案AP1和第二有源图案AP2中。分割结构DB可以穿透第一有源图案AP1和第二有源图案AP2中的每个的上部。分割结构DB可以将逻辑单元LC的PMOSFET区域PR和NMOSFET区域NR和与其相邻的另一逻辑单元的有源区分隔开。
第一有源图案AP1和第二有源图案AP2中的每个的上部可以进一步包括与分割结构DB相邻的牺牲层SAL。牺牲层SAL可以堆叠为彼此间隔开。每个牺牲层SAL可以位于与栅电极GE的第一至第三部分PO1、PO2和PO3中的相应一个相同的水平。分割结构DB可以被提供来穿透牺牲层SAL。牺牲层SAL可以由硅锗(SiGe)形成或包括硅锗(SiGe)。每个牺牲层SAL的锗浓度可以在从10at％至30at％的范围内。
有源接触AC可以被提供为穿透第一层间绝缘层110和第二层间绝缘层120，并可以分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。有源接触AC可以分别提供在栅电极GE的相对两侧。当在平面图中观看时，有源接触AC可以具有在第一方向D1上伸长的条形。
有源接触AC可以是自对准接触。例如，有源接触AC可以通过使用栅极盖图案GP和栅极间隔物GS的自对准工艺形成。在一实施方式中，有源接触AC可以覆盖栅极间隔物GS的侧表面的至少一部分。尽管没有示出，但是有源接触AC可以被提供为覆盖栅极盖图案GP的顶表面的一部分。
硅化物图案SC可以分别插设在有源接触AC和第一源极/漏极图案SD1之间以及在有源接触AC和第二源极/漏极图案SD2之间。有源接触AC可以通过硅化物图案SC电连接到源极/漏极图案SD1或SD2。硅化物图案SC可以由一种或更多种金属硅化物材料(例如钛硅化物、钽硅化物、钨硅化物、镍硅化物和/或钴硅化物)形成，或包括一种或更多种金属硅化物材料(例如钛硅化物、钽硅化物、钨硅化物、镍硅化物和/或钴硅化物)。
电连接到栅电极GE的栅极接触GC可以被提供为穿透第二层间绝缘层120和栅极盖图案GP。参照图2B，与栅极接触GC相邻的每个有源接触AC的上部区域可以用上绝缘图案UIP填充。因此，可以防止可能在栅极接触GC和与其相邻的有源接触AC接触时发生的工艺故障(例如短路)。
有源接触AC和栅极接触GC中的每个可以包括导电图案FM和在导电图案FM周围或围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以由铝、铜、钨、钼或钴中的至少一种金属形成，或者包括铝、铜、钨、钼或钴中的至少一种金属。阻挡图案BM可以被提供为覆盖导电图案FM的侧表面和底表面。在一实施方式中，阻挡图案BM可以包括金属层和/或金属氮化物层。该金属层可以由钛、钽、钨、镍、钴或铂中的至少一种形成，或者包括钛、钽、钨、镍、钴或铂中的至少一种。该金属氮化物层可以包括钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、镍氮化物(NiN)、钴氮化物(CoN)或铂氮化物(PtN)中的至少一种。
第一金属层M1可以提供在第三层间绝缘层130中。第一金属层M1可以包括第一下电源线M1_R1、第二下电源线M1_R2和下互连线M1_I。
第一下电源线M1_R1和第二下电源线M1_R2中的每条可以在第二方向D2上延伸以越过逻辑单元LC。具体地，在第二方向D2上延伸的第一单元边界CB1可以被限定在逻辑单元LC中。第二单元边界CB2可以被限定在逻辑单元LC的与第一单元边界CB1相对的区域中。第一下电源线M1_R1可以设置在第一单元边界CB1上。第一下电源线M1_R1可以沿着第一单元边界CB1在第二方向D2上延伸。第二下电源线M1_R2可以设置在第二单元边界CB2上。第二下电源线M1_R2可以沿着第二单元边界CB2在第二方向D2延伸。
下互连线M1_I可以设置在第一下电源线M1_R1和第二下电源线M1_R2之间。下互连线M1_I可以是在第二方向D2上延伸的线形或条形图案。下互连线M1_I可以在第一方向D1上以第二节距排布。第二节距可以小于第一节距。
第一金属层M1可以进一步包括下通路VI1。下通路VI1可以提供在第一金属层M1的互连线M1_R1、M1_R2和M1_I下面。下通路VI1可以分别插设在有源接触AC与第一金属层M1的互连线M1_R1、M1_R2和M1_I之间。此外，下通路VI1可以分别插设在栅极接触GC与第一金属层M1的互连线M1_R1、M1_R2和M1_I之间。
第一金属层M1的互连线M1_R1、M1_R2或M1_I和在其下面的下通路VI1可以通过分开的工艺形成。换句话说，互连线M1_R1、M1_R2或M1_I和下通路VI1中的每个可以通过单镶嵌工艺形成。根据本实施方式的半导体器件可以使用亚20nm工艺制造。
第二金属层M2可以提供在第四层间绝缘层140中。第二金属层M2可以包括上互连线M2_I。第二金属层M2的每个上互连线M2_I可以是在第一方向D1延伸的线形或条形图案。换句话说，上互连线M2_I可以在第一方向D1上延伸以彼此平行。当在平面图中观看时，上互连线M2_I可以平行于栅电极GE。上互连线M2_I可以在第二方向D2上以第三节距排布。第三节距可以小于第一节距。第三节距可以大于第二节距。
第二金属层M2可以进一步包括上通路VI2。上通路VI2可以提供在上互连线M2_I下面。上通路VI2可以分别插设在上互连线M2_I和第一金属层M1的互连线M1_R1、M1_R2和M1_I之间。
第二金属层M2的上互连线M2_I和在其下面的上通路VI2可以是通过相同工艺形成的单个图案。例如，上互连线M2_I和上通路VI2可以通过双镶嵌工艺同时形成。
第一金属层M1的互连线可以由与第二金属层M2的导电材料相同或不同的导电材料形成，或者可以包括与第二金属层M2的导电材料相同或不同的导电材料。例如，第一金属层M1和第二金属层M2的互连线可以由铝、铜、钨、钼或钴中的至少一种形成，或者可以包括铝、铜、钨、钼或钴中的至少一种。尽管没有示出，但是多个堆叠的金属层(例如M3、M4、M5等)可以进一步设置在第四层间绝缘层140上。每个堆叠的金属层可以包括布线线路。
将参照图3A、图3B和图3C更详细地描述栅极间隔物GS以及第一围栏间隔物SS1和第二围栏间隔物SS2。
栅极间隔物GS可以覆盖栅极绝缘层GI的侧表面和栅极盖图案GP的侧表面。栅极间隔物GS在第二方向D2上被示出为具有相同的厚度，而不管其高度如何，但是栅极间隔物GS的厚度可以根据其高度变化。例如，栅极间隔物GS的厚度可以在较低水平(例如更靠近基板100的水平)比在较高水平(例如更远离基板100的水平)大。在下文，栅极间隔物GS的厚度tg可以被定义为在栅电极GE的顶表面的水平处(例如在第四部分PO4的顶表面的水平处)测量的厚度。
第一围栏间隔物SS1和第二围栏间隔物SS2中的每个在第一方向D1上的厚度可以大于栅极间隔物GS的厚度tg。
第一围栏间隔物SS1的上部厚度ts1可以大于栅极间隔物GS的厚度tg。第一围栏间隔物SS1的上部厚度ts1可以是第一围栏间隔物SS1的最大厚度。例如，上部厚度ts1可以是第一围栏间隔物SS1在颈部的水平处的厚度，在该颈部，第一源极/漏极图案SD1从向上减小的宽度转变为向上增大的宽度。第一围栏间隔物SS1的上部厚度ts1可以是栅极间隔物GS的厚度tg的约1.5至3倍。作为一示例，第一围栏间隔物SS1的上部厚度ts1可以在从约3nm至约12nm的范围内，栅极间隔物GS的厚度tg可以在从约2nm至约6nm的范围内。
第一围栏间隔物SS1的顶表面高度h1可以是第一源极/漏极图案SD1的顶表面高度h2的50％至100％。第一源极/漏极图案SD1的顶表面高度h2和第一围栏间隔物SS1的顶表面高度h1可以被定义为距第一源极/漏极图案SD1的与第一有源图案AP1接触的底表面的距离，或者相对于该底表面的距离。
第一围栏间隔物SS1的上部厚度ts1可以大于下部厚度ts2。下部厚度ts2可以是第一围栏间隔物SS1的在第一源极/漏极图案SD1的与第一有源图案AP1接触的底表面的高度处测量的厚度。第一围栏间隔物SS1的上部厚度ts1可以是下部厚度ts2的约1.5至3倍。在一实施方式中，第一围栏间隔物SS1的下部厚度ts2可以在从2nm至7nm的范围内。第二围栏间隔物SS2可以具有与第一围栏间隔物SS1基本上相同的结构。
第一栏间隔物SS1和第二围栏间隔物SS2中的每个可以包括第一围栏部分SF1和第二围栏部分SF2。第一围栏部分SF1可以与第一源极/漏极图案SD1或第二源极/漏极图案SD2的侧表面接触。第一围栏部分SF1可以覆盖有源图案AP1或AP2的上部侧表面。在一些实施方式中，第一围栏部分SF1可以延伸到器件隔离层ST的顶表面，但是在另一些实施方式中，第一围栏部分SF1可以不延伸到器件隔离层ST的顶表面。作为一示例，第一围栏部分SF1可以包括覆盖第一源极/漏极图案SD1或第二源极/漏极图案SD2的侧表面和有源图案AP1或AP2的上部侧表面的侧壁部分以及延伸到器件隔离层ST的顶表面的底部部分。可选地，第一围栏部分SF1可以仅包括侧壁部分，而不包括底部部分。
第一围栏部分SF1的厚度可以基本上等于栅极间隔物GS的厚度tg。作为一示例，第一围栏部分SF1的侧壁部分的厚度可以基本上等于栅极间隔物GS的厚度tg。第一围栏部分SF1的侧壁部分的厚度可以基本上等于第一围栏部分SF1的底部部分的厚度tsb。
第一围栏部分SF1的上部可以具有与其下部基本上相同的厚度。相反，第二围栏部分SF2的上部可以比其下部厚。第二围栏部分SF2可以被提供为具有向下减小的厚度。例如，第二围栏部分SF2可以具有倒置的三角形形状。
第一围栏部分SF1可以由SiCN、SiCON、SiON或SiN中的至少一种形成，或包括SiCN、SiCON、SiON或SiN中的至少一种。第一围栏部分SF1和栅极间隔物GS可以由相同的层形成，在这种情况下，它们可以包括基本上相同的材料并可以具有相同的成分。第二围栏部分SF2可以由SiCN、SiCON、SiON或SiN中的至少一种形成，或者包括SiCN、SiCON、SiON或SiN中的至少一种。第二围栏部分SF2可以在其材料或成分上不同于第一围栏部分SF1和栅极间隔物GS。第二围栏部分SF2可以由在用于形成凹陷的蚀刻工艺中具有比第一围栏部分SF1和栅极间隔物GS更高的耐蚀刻性的材料形成，或包括在用于形成凹陷的蚀刻工艺中具有比第一围栏部分SF1和栅极间隔物GS更高的耐蚀刻性的材料。作为一示例，第二围栏部分SF2可以具有比第一围栏部分SF1和栅极间隔物GS高的密度。例如，第二围栏部分SF2的氮浓度可以高于第一围栏部分SF1和栅极间隔物GS的氮浓度。在一实施方式中，第二围栏部分SF2的氧浓度可以高于第一围栏部分SF1和栅极间隔物GS的氧浓度。
根据本发明构思的一实施方式，与一些传统间隔物(其可能通过用于形成凹陷RS1、RS2以生长源极/漏极图案SD1、SD2的蚀刻工艺被大量去除)相比，比栅极间隔物GS厚的围栏间隔物SS1和SS2可以沿着有源区AP1、AP2的侧表面SW1、SW2延伸到更大的高度。如下面将参照制造方法描述的，第一源极/漏极图案SD1和第二源极/漏极图案SD2的最大或最大值的宽度WM1和WM2可能由于围栏间隔物SS1和SS2的厚度和形状而减小或受到限制。结果，可以防止源极/漏极图案中的相邻源极/漏极图案在横向方向上过度生长并无意地彼此连接，因而可以增大半导体器件的集成密度。
此外，栅极间隔物GS可以被保持为比围栏间隔物SS1和SS2的厚度小的厚度，可以确保用于第一源极/漏极图案SD1和第二源极/漏极图案SD2的生长的空间并增大半导体器件的集成密度。
图4至图16D是示出根据本发明构思的一实施方式的制造半导体器件的方法的图。具体地，图4和图8是示出根据本发明构思的一实施方式的制造半导体器件的方法的平面图。图5A、图6A、图7A、图9A、图10A、图11A、图12A、图14A、图15A和图16A是沿着图1、图4或图8的线A-A'截取的剖视图。图9B、图10B、图12B、图13A、图14B、图15B和图16B是沿着图1、图4或图8的线B-B'截取的剖视图。图7B、图9C、图10C、图11B、图12C、图13B、图14C、图15C和图16C是沿着图1、图4或图8的线C-C'截取的剖视图。图5B、图6B、图10D、图12D、图14D、图15D和图16D是沿着图1、图4或图8的线D-D'截取的剖视图。
参照图4、图5A和图5B，可以提供包括PMOSFET区域PR和NMOSFET区域NR的基板100。可以在基板100上交替地形成牺牲层SAL和有源层ACL。牺牲层SAL可以由硅(Si)、锗(Ge)和/或硅锗(SiGe)中的一种形成，或者包括硅(Si)、锗(Ge)和/或硅锗(SiGe)中的一种，有源层ACL可以由硅(Si)、锗(Ge)和/或硅锗(SiGe)中的另一种形成，或者包括硅(Si)、锗(Ge)和/或硅锗(SiGe)中的另一种。例如，牺牲层SAL可以由硅锗(SiGe)形成或包括硅锗(SiGe)，有源层ACL可以由硅(Si)形成或包括硅(Si)。每个牺牲层SAL的锗浓度可以在从10at％至30at％的范围内。
可以在基板100的PMOSFET区域PR和NMOSFET区域NR的每个上形成掩模图案。掩模图案可以是在第二方向D2上延伸的线形或条形图案。例如，掩模图案可以包括硅氮化物层。可以执行使用掩模图案作为蚀刻掩模的第一图案化工艺以形成限定第一有源图案AP1和第二有源图案AP2的第一沟槽TR1。第一有源图案AP1和第二有源图案AP2可以分别形成在PMOSFET区域PR和NMOSFET区域NR上。第一有源图案AP1和第二有源图案AP2中的每个可以包括交替堆叠并构成其上部的牺牲层SAL和有源层ACL。
可以对基板100执行第二图案化工艺以形成限定PMOSFET区域PR和NMOSFET区域NR的第二沟槽TR2。第二沟槽TR2可以形成为比第一沟槽TR1深。
可以在基板100上形成器件隔离层ST以填充第一沟槽TR1和第二沟槽TR2。具体地，可以在基板100上形成绝缘层以覆盖第一有源图案AP1和第二有源图案AP2，然后可以对绝缘层执行平坦化工艺。在平坦化工艺之后，可以通过使绝缘层凹陷来形成器件隔离层ST。器件隔离层ST可以由至少一种绝缘材料(例如硅氧化物)形成或包括至少一种绝缘材料(例如硅氧化物)。第一有源图案AP1和第二有源图案AP2中的每个可以具有在第一方向D1上彼此相反的第一侧表面SW1和第二侧表面SW2。
参照图4、图6A和图6B，可以在基板100上形成牺牲栅极图案PP以与第一有源图案AP1和第二有源图案AP2交叉。每个牺牲栅极图案PP可以形成为具有在第一方向D1上延伸的线形或条形。牺牲栅极图案PP可以在第二方向D2上以特定节距排布。
在一实施方式中，牺牲栅极图案PP的形成可以包括在基板100上形成牺牲层、在牺牲层上形成硬掩模图案MP以及使用硬掩模图案MP作为蚀刻掩模来图案化牺牲层。牺牲层可以由多晶硅形成或包括多晶硅。
参照图4、图7A和图7B，可以形成第一间隔物层SL1以覆盖基板100的整个顶表面。第一间隔物层SL1可以覆盖硬掩模图案MP的顶表面、牺牲栅极图案PP的侧表面、有源层ACL的侧表面、牺牲层SAL的侧表面和器件隔离层ST的顶表面。第一间隔物层SL1可以由SiCN、SiCON、SiON或SiN中的至少一种形成或者包括SiCN、SiCON、SiON或SiN中的至少一种。在一实施方式中，第一间隔物层SL1可以通过原子层沉积工艺和/或化学气相沉积工艺形成。第一间隔物层SL1可以共形地形成为具有基本上相同或均匀的厚度。
参照图8、图9A和图9B，可以在第一间隔物层SL1上形成第二间隔物层SL2。第二间隔物层SL2可以形成为覆盖基板100的整个顶表面。与第一间隔物层SL1不同，第二间隔物层SL2可以不形成为具有基本上相同或均匀的厚度。例如，第二间隔物层SL2可以薄地形成在牺牲栅极图案PP的侧表面上，并可以厚地形成在第一有源图案AP1的侧表面和第二有源图案AP2的侧表面上(例如有源层ACL的侧表面和牺牲层SAL的侧表面)，从而具有不均匀的厚度。
在一实施方式中，第二间隔物层SL2可以通过定向沉积工艺形成。定向沉积工艺可以是离子注入定向沉积工艺。离子注入定向沉积工艺可以包括在特定方向上(当在平面图中观看时)以相对于基板的顶表面的特定角度注入源自由基或离子。作为一示例，碳、硅、氧和/或氨的自由基可以在特定方向上以特定角度被注入到基板100的顶表面中。
如图8所示，当在平面图中观看时，可以在平行于牺牲栅极图案PP的延伸方向的方向上执行定向沉积工艺。例如，定向沉积工艺可以包括在第一方向D1上执行的第一沉积工艺IP1和在与第一方向D1相反的方向上执行的第二沉积工艺IP2。第一沉积工艺IP1和第二沉积工艺IP2可以以列出的顺序或以相反的顺序依次执行。
如图9C所示，第一沉积工艺IP1可以以相对于基板100的顶表面的第一角度α1执行，第二沉积工艺IP2可以以相对于基板100的顶表面的第二角度α2执行。在一些实施方式中，第一角度α1和第二角度α2可以彼此相等，但是在另一些实施方式中，它们可以彼此不同。作为第一沉积工艺IP1的结果，绝缘层可以形成在第二侧表面SW2上以具有相对大的厚度。换句话说，由于以各向异性的方式执行第一沉积工艺，所以绝缘层可以在第一侧表面SW1、牺牲栅极图案PP的侧表面和器件隔离层ST上形成为具有相对小的厚度。作为第二沉积工艺IP2的结果，绝缘层可以在第一侧表面SW1上形成为具有相对大的厚度。换句话说，由于以各向异性的方式执行第二沉积工艺，所以绝缘层可以在第二侧表面SW2、牺牲栅极图案PP的侧表面和器件隔离层ST上形成为具有相对小的厚度。
通过第一沉积工艺IP1和第二沉积工艺IP2形成的第二间隔物层SL2可以在第一侧表面SW1和第二侧表面SW2上具有第一厚度t1，在有源层ACL的最上层上具有第二厚度t2，在器件隔离层ST上具有第三厚度t3，在牺牲栅极图案PP的侧表面上具有第四厚度t4。第一厚度t1可以比第四厚度t4厚。换句话说，绝缘层可以薄地形成在基本上平行于第一方向D1延伸的牺牲栅极图案PP的侧表面上。作为一示例，第一厚度t1可以是第四厚度t4的约1.5至3倍。在一实施方式中，第一厚度t1可以在从约3nm至约12nm的范围内，第四厚度t4可以在从约2nm至约6nm的范围内。第二厚度t2可以等于或厚于第一厚度t1。第三厚度t3可以小于第一厚度t1，因为注入的自由基被相邻的有源图案屏蔽。作为一示例，第三厚度t3可以大于第四厚度t4，但是本发明构思不限于该示例。第二间隔物层SL2可以形成为在第一侧表面SW1和第二侧表面SW2的上部上比在下部上厚。这是因为入射到第一侧表面SW1和第二侧表面SW2的下部中的自由基的数量由于由相邻的有源图案引起的屏蔽效应而减少。用于形成第二间隔物层SL2的工艺可以不限于定向沉积工艺，并可以通过具有差的台阶覆盖特性的沉积工艺来执行。
参照图10A至图10D，可以形成第一掩模图案HM1以覆盖NMOSFET区域NR，然后可以执行蚀刻工艺以在第一有源图案AP1的上部中形成第一凹陷RS1。该蚀刻工艺可以包括多个各向异性蚀刻步骤和/或多个各向同性蚀刻步骤。可以在一对牺牲栅极图案PP之间形成第一凹陷RS1。作为该蚀刻工艺的结果，栅极间隔物GS可以形成在PMOSFET区域PR上的牺牲栅极图案PP的侧表面上。第二间隔物层SL2可以通过该蚀刻工艺被从牺牲栅极图案PP的侧表面和硬掩模图案MP的顶表面去除，并且第一间隔物层SL1的一部分可以留下或者可以保留以形成栅极间隔物GS。在PMOSFET区域PR中，在第一侧表面SW1和第二侧表面SW2上的第二间隔物层SL2可以留下或者可以保留以形成第二围栏部分SF2，因为第二间隔物层SL2由于其相对大的厚度而没有被完全去除。在PMOSFET区域PR中，第一间隔物层SL1的在第一侧表面SW1和第二侧表面SW2上的部分也可以留下或者可以保留以形成第一围栏部分SF1。因此，可以形成包括第一围栏部分SF1和第二围栏部分SF2的第一围栏间隔物SS1。在被第一掩模图案HM1遮盖或覆盖的NMOSFET区域NR中，第一间隔物层SL1和第二间隔物层SL2可以被部分地留下以分别形成第一残留间隔物层SL1m和第二残留间隔物层SL2m。
参照图11A和图11B，可以在第一凹陷RS1中形成第一源极/漏极图案SD1。具体地，第一源极/漏极图案SD1可以通过第一选择性外延生长工艺形成，其中第一凹陷RS1的内表面用作籽晶层。作为一示例，第一选择性外延生长工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。第一源极/漏极图案SD1可以由其晶格常数大于基板100的半导体材料的晶格常数的材料(例如SiGe)形成。由于第一源极/漏极图案SD1通过外延工艺形成，所以第一源极/漏极图案SD1的侧表面可以生长为具有晶体结构或晶体小面(crystallinefacet)。第一源极/漏极图案SD1可以形成为占据在第一围栏间隔物SS1的顶表面之上的区域，但是本发明构思不限于该示例。在一实施方式中，第一源极/漏极图案SD1可以在用于形成第一源极/漏极图案SD1的选择性外延生长工艺期间原位地用杂质掺杂。可选地，在第一源极/漏极图案SD1的形成之后，第一源极/漏极图案SD1可以用杂质掺杂。第一源极/漏极图案SD1可以被掺杂为具有第一导电类型(例如p型)。
第一源极/漏极图案SD1的横向生长可能被第一凹陷RS1中的第一围栏间隔物SS1限制。然而，第一源极/漏极图案SD1的横向生长可以在第一围栏间隔物SS1的顶表面之上的区域中不受限制，因此，第一源极/漏极图案SD1可以在该区域中在第一方向D1上具有增大的宽度。
参照图12A和图12B，可以去除第一掩模图案HM1，然后可以形成第三间隔物层SL3。第三间隔物层SL3可以由SiCN、SiCON、SiON或SiN中的至少一种形成，或者包括SiCN、SiCON、SiON或SiN中的至少一种。接下来，可以形成第二掩模图案HM2以覆盖PMOSFET区域PR，并且可以执行蚀刻工艺以在第二有源图案AP2的上部中形成第二凹陷RS2。第二有源图案AP2的上部中的第二凹陷RS2可以通过与用于第一凹陷RS1的方法基本上相同的方法形成。因此，可以形成包括第一围栏部分SF1和第二围栏部分SF2的第二围栏间隔物SS2。在第二凹陷RS2的形成期间，可以去除在NMOSFET区域NR上的第三间隔物层SL3。
参照图13A和图13B，可以通过选择性外延生长工艺形成第二源极/漏极图案SD2，其中第二凹陷RS2的内表面用作籽晶层。作为一示例，第二源极/漏极图案SD2可以由与基板100相同的半导体材料(例如Si)形成，或者包括与基板100相同的半导体材料(例如Si)。第二源极/漏极图案SD2可以被掺杂为具有第二导电类型(例如n型)。第二源极/漏极图案SD2的横向生长可以被第二凹陷RS2中的第二围栏间隔物SS2限制。然而，第二源极/漏极图案SD2的横向生长可以在第二围栏间隔物SS2的顶表面之上的区域中不受限制，因此，第二源极/漏极图案SD2可以在该区域中在第一方向D1上具有增大的宽度。
参照图14A至图14D，可以去除第二掩模图案HM2，然后可以形成第一层间绝缘层110以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MP和栅极间隔物GS。在一实施方式中，第一层间绝缘层110可以由硅氧化物形成或包括硅氧化物。
第一层间绝缘层110可以被平坦化以暴露牺牲栅极图案PP的顶表面。第一层间绝缘层110的平坦化可以通过回蚀刻或化学机械抛光(CMP)工艺执行。在平坦化工艺期间，可以去除所有的硬掩模图案MP。结果，第一层间绝缘层110可以具有与牺牲栅极图案PP的顶表面和栅极间隔物GS的顶表面基本上共面的顶表面。
在一实施方式中，可以选择性地去除暴露的牺牲栅极图案PP。作为牺牲栅极图案PP的去除的结果，可以形成暴露第一有源图案AP1和第二有源图案AP2的第一空的空间ET1，如图14D所示。在一实施方式中，牺牲栅极图案PP的部分可以不被去除。例如，在单元边界附近的牺牲栅极图案PP可以不被去除。具体地，通过在牺牲栅极图案PP上形成掩模层，可不被去除的牺牲栅极图案PP可以留下或者可以保留。作为牺牲栅极图案PP的去除的结果，第一有源图案AP1和第二有源图案AP2可以通过第一空的空间ET1暴露。
参照图15A至图15D，可以选择性地去除通过第一空的空间ET1暴露的牺牲层SAL。例如，返回参照图14D，第一有源图案AP1和第二有源图案AP2中的每个的牺牲层SAL可以通过第一空的空间ET1暴露于外部。通过选择性蚀刻牺牲层SAL的蚀刻工艺(即，防止或抑制第一至第三半导体图案SP1、SP2和SP3被蚀刻)，可以选择性地去除牺牲层SAL。
蚀刻工艺可以选择为对于具有相对高的锗浓度的材料(例如SiGe)表现现高的蚀刻速率。例如，对于其锗浓度高于10at％的硅锗，该蚀刻工艺可以具有高的蚀刻速率。由于牺牲层SAL被选择性地去除，所以在第一有源图案AP1和第二有源图案AP2的每个上可以仅留下第一至第三半导体图案SP1、SP2和SP3。也就是，第二空的空间ET2可以由于牺牲层SAL的去除而形成。第二空的空间ET2可以形成在第一至第三半导体图案SP1、SP2和SP3之间。
参照图16A至图16D，可以在第一空的空间ET1和第二空的空间ET2中共形地形成栅极绝缘层GI。具体地，可以在第一至第三半导体图案SP1、SP2和SP3中的每个的暴露表面上形成界面层。界面层可以使用热氧化工艺形成。可以在界面层上共形地形成高k电介质层。此后，可以在第一空的空间ET1和第二空的空间ET2中形成栅电极GE。栅电极GE可以包括填充第二空的空间ET2的第一至第三部分PO1、PO2和PO3。栅电极GE可以进一步包括填充第一空的空间ET1的第四部分PO4。可以在栅电极GE上形成栅极盖图案GP。
在一实施方式中，在栅极绝缘层GI的形成之前，可以在NMOSFET区域NR上形成绝缘图案IP。绝缘图案IP可以形成为部分地填充第二空的空间ET2。在这种情况下，在NMOSFET区域NR上的栅电极GE可以与第二源极/漏极图案SD2间隔开，绝缘图案IP插设在它们之间。
返回参照图1和图2A至图2D，可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括硅氧化物层。电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2的有源接触AC可以形成为穿透第二层间绝缘层120和第一层间绝缘层110。电连接到栅电极GE的栅极接触GC可以形成为穿透第二层间绝缘层120和栅极盖图案GP。
可以在逻辑单元LC的两侧形成一对分割结构DB。分割结构DB可以形成为穿透第二层间绝缘层120、剩余的牺牲栅极图案PP以及在牺牲栅极图案PP下面的有源图案AP1或AP2的上部。分割结构DB可以由绝缘材料(例如硅氧化物或硅氮化物)中的至少一种形成，或者包括绝缘材料(例如硅氧化物或硅氮化物)中的至少一种。
可以在有源接触AC和栅极接触GC上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层M1。可以在第三层间绝缘层130上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第二金属层M2。
根据本发明构思的一实施方式，与一些常规间隔物(其可能由于用于形成凹陷RS1、RS2以生长源极/漏极图案SD1、SD2的蚀刻工艺而被大量去除)相比，比栅极间隔物GS厚的围栏间隔物SS1和SS2可以提供在相对更高的高度处，或者可以沿着有源区AP1、AP2的侧表面SW1、SW2延伸到更高的高度。由于这种结构，围栏间隔物SS1和SS2可以抑制源极/漏极图案SD1和SD2的横向生长。因此，可以减小第一源极/漏极图案SD1和第二源极/漏极图案SD2的最大宽度WM1和WM2。此外，栅极间隔物GS可以保持为比围栏间隔物SS1和SS2的厚度小的厚度，并且可以确保用于在栅电极GE之间生长第一源极/漏极图案SD1和第二源极/漏极图案SD2的空间并且可以增大半导体器件的集成密度。
图17至图19是沿着图1的线C-C'截取的剖视图，以示出根据本发明构思的一实施方式的半导体器件及其制造方法。图20A和图20B是示出图19的部分P2和P3的放大剖视图。为了简明的描述，先前描述的元件可以由相同的附图标记标识，而不重复其描述。
参照图17，当完成参照图11A和图11B描述的工艺时，可以去除第一掩模图案HM1，然后可以形成第三间隔物层SL3。此后，可以形成第二掩模图案HM2以覆盖PMOSFET区域PR。
可以在暴露于外部的NMOSFET区域NR上形成第四间隔物层SL4，以覆盖第三间隔物层SL3。第四间隔物层SL4可以以与参照图8和图9A至图9C描述的第二间隔物层SL2的形成类似的方式形成。例如，第四间隔物层SL4可以通过定向沉积工艺形成。然而，第四间隔物层SL4的沉积厚度可以小于第二间隔物层SL2的沉积厚度。
在一实施方式中，定向沉积工艺可以包括在第一方向D1上执行的第三沉积工艺IP3和在与第一方向D1相反的方向上执行的第四沉积工艺IP4。第三沉积工艺IP3和第四沉积工艺IP4可以以列出的顺序或以相反的顺序依次执行。第三沉积工艺IP3可以以相对于基板100的顶表面的第三角度α3执行，第四沉积工艺IP4可以以相对于基板100的顶表面的第四角度α4执行。在一些实施方式中，第三角度α3和第四角度α4可以彼此相等，但是在另一些实施方式中，它们可以彼此不同。作为第三沉积工艺IP3的结果，绝缘层可以在第二侧表面SW2上形成为具有相对大的厚度。作为第四沉积工艺IP4的结果，绝缘层可以在第一侧表面SW1上形成为具有相对大的厚度。类似于参照图9B描述的第二间隔物层SL2，第四间隔物层SL4可以薄地形成在牺牲栅极图案PP的侧表面上，该牺牲栅极图案PP形成在NMOSFET区域NR上。如上所述，第四间隔物层SL4可以在第二掩模图案HM2的形成之后形成，但是在一实施方式中，第四间隔物层SL4可以在第二掩模图案HM2的形成之前形成。
参照图18，可以执行蚀刻工艺以在第二有源图案AP2的上部中形成第二凹陷RS2。因此，第二围栏间隔物SS2可以形成为不仅包括第一围栏部分SF1和第二围栏部分SF2，而且包括第三围栏部分SF3和第四围栏部分SF4。第三围栏部分SF3可以由第三间隔物层SL3形成，第四围栏部分SF4可以由第四间隔物层SL4形成。
参照图19、图20A和图20B，可以执行参照图13A至图16D描述的工艺，然后可以执行参照图2A至图2D描述的工艺以完成形成逻辑单元LC的工艺。第一围栏间隔物SS1可以具有与参照图3B描述的结构相同的结构，而第二围栏间隔物SS2可以形成为与参照图3C描述的结构相比具有增大的上部宽度。结果，例如由于存在更少或更多的围栏部分SF3、SF4，第一围栏间隔物SS1和第二围栏间隔物SS2可以具有彼此不同的结构。
更详细地，第一围栏间隔物SS1可以包括第一围栏部分SF1和第二围栏部分SF2，并可以在其上部具有上部厚度ts1p、在其下部具有小于上部厚度ts1p的下部厚度ts2p。第二围栏间隔物SS2可以包括第一至第四围栏部分SF1-SF4，并可以在其上部具有上部厚度ts1n、在其下部具有小于上部厚度ts1n的下部厚度ts2n。第二围栏间隔物SS2的上部厚度ts1n可以大于第一围栏间隔物SS1的上部厚度ts1p。作为一示例，第二围栏间隔物SS2的上部厚度ts1n可以是第一围栏间隔物SS1的上部厚度ts1p的约1.2至1.6倍。在第一围栏间隔物SS1和第二围栏间隔物SS2处，第一围栏部分SF1的底部部分的厚度tsb可以是基本上相同的值。栅极间隔物GS的厚度tg可以基本上等于参照图3A描述的结构中的厚度，并可以小于第一围栏间隔物SS1和第二围栏间隔物SS2的厚度。
图21A和图21B是示出根据本发明构思的一实施方式的半导体器件的部分(例如图19的P2和P3)的放大剖视图。
参照图21A和图21B，根据本实施方式的第一围栏间隔物SS1和第二围栏间隔物SS2可以具有一结构，当在参照图2A至图16D描述的制造工艺中在第一围栏间隔物SS1的形成之前预先形成第二围栏间隔物SS2时形成该结构。换句话说，在图9A至图9C的工艺之后，可以形成第一掩模图案HM1以覆盖PMOSFET区域PR，然后可以形成第二凹陷RS2和第二源极/漏极图案SD2。此后，可以形成第二掩模图案HM2以覆盖NMOSFET区域NR，然后可以形成第一凹陷RS1和第一源极/漏极图案SD1。
参照图17至图19描述的第四间隔物层SL4的定向沉积工艺可以在第一凹陷RS1的形成之前执行。结果，第一围栏间隔物SS1可以形成为包括第一至第四围栏部分SF1-SF4。由于第四间隔物层SL4没有形成在NMOSFET区域NR中，所以第二围栏间隔物SS2可以形成为包括第一围栏部分SF1和第二围栏部分SF2，但是不包括第三围栏部分SF3和第四围栏部分SF4。此外，由于第二源极/漏极图案SD2是在第一源极/漏极图案SD1的形成之后形成，所以与图3B和图3C所示的结构相比，覆盖第二源极/漏极图案SD2的第三间隔物层SL3可以局部地形成在NMOSFET区域NR中。
图22是示出根据本发明构思的一实施方式的半导体器件的平面图。图23A是示出图22的第一PMOSFET区域PR1的放大剖视图。图23B是示出图22的第二PMOSFET区域PR2的放大剖视图。
图22是示出当制造工艺处于图8所示的阶段时半导体器件的平面图。在本实施方式中，半导体器件可以包括在第二方向D2上排布的第一PMOSFET区域PR1和第二PMOSFET区域PR2以及在第二方向D2上排布的第一NMOSFET区域NR1和第二NMOSFET区域NR2。提供在包括第一PMOSFET区域PR1和第一NMOSFET区域NR1的区域(在下文，第一区域)中的有源图案AP1a和AP2a可以在第一方向D1上以第一节距pt1排布。第一区域中的有源图案AP1a和AP2a中的相邻有源图案之间的距离可以是第一距离d1。
提供在包括第二PMOSFET区域PR2和第二NMOSFET区域NR2的区域(在下文，第二区域)中的有源图案AP1b和AP2b可以在第一方向D1上以第二节距pt2排布。第二区域中的有源图案AP1b和AP2b中的相邻有源图案之间的距离可以是第二距离d2。第二节距pt2可以小于第一节距pt1。类似地，第二距离d2可以小于第一距离d1。也就是，第二区域可以是其中提供具有比第一区域小的节距的有源图案的区域。
在参照图8和图9A至图9C描述的第二间隔物层SL2的定向沉积工艺中，第二间隔物层SL2的沉积厚度可以根据有源图案的节距而变化。例如，在有源图案的节距小的情况下，可以增强上述屏蔽效果，在这种情况下，沉积在侧表面上的第二间隔物层SL2的厚度可以小于在大节距区域中的厚度。也就是，如图22所示，形成在第一区域中的第二间隔物层SL2的厚度ta可以大于形成在第二区域中的第二间隔物层SL2的厚度tb。
具体地，形成在第一PMOSFET区域PR1中的图23A的第1a围栏间隔物SS1a可以比形成在第二PMOSFET区域PR2中的图23B的第1b围栏间隔物SS1b厚。第1a围栏间隔物SS1a的上部厚度ta1可以大于第1b围栏间隔物SS1b的上部厚度tb1。第1a围栏间隔物SS1a的下部厚度ta2可以大于第1b围栏间隔物SS1b的下部厚度tb2。
图24A和图24B是分别沿着图1的线A-A'和B-B'截取的剖视图，以示出根据本发明构思的一实施方式的半导体器件。
根据本实施方式，第一有源图案AP1可以包括第一沟道图案CH1，其是从基板100突出的鳍形图案。第二有源图案AP2可以包括第二沟道图案CH2，其是从基板100突出的鳍形图案。第一沟道图案CH1和第二沟道图案CH2可以是从基板100的上部形成的半导体图案，并可以连接到基板100。每个栅电极GE可以沿着第一沟道图案CH1和第二沟道图案CH2的突出的顶表面延伸。
第一源极/漏极图案SD1可以提供在第一沟道图案CH1之间的第一凹陷RS1中。第二源极/漏极图案SD2可以提供在第二沟道图案CH2之间的第二凹陷RS2中。其它元件可以配置为具有与参照图2A至图2D描述的那些基本上相同的特征。
在根据本发明构思的实施方式的制造半导体器件的方法中，用于抑制源极/漏极图案的横向生长的围栏间隔物可以形成为具有相对大的厚度和大的高度，因此，可以防止源极/漏极图案无意地彼此连接。此外，栅极间隔物的厚度可以保持为小于围栏间隔物的厚度，这可以使得有可能增大半导体器件的集成密度。
尽管已经具体示出和描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。
本专利申请要求于2020年12月4日在韩国知识产权局提交的第10-2020-0168315号韩国专利申请的优先权，其全部内容通过引用结合于此。

Claims (25)

1.一种半导体器件，包括：
在基板上的有源图案；
一对源极/漏极图案，在所述有源图案上；
围栏间隔物，在所述一对源极/漏极图案中的每个的相反的侧表面上；
沟道图案，在所述一对源极/漏极图案之间延伸；
栅电极，与所述沟道图案交叉并在第一方向上延伸；以及
栅极间隔物，在所述栅电极的侧表面上，
其中所述围栏间隔物的上部的在所述第一方向上的第一厚度大于所述栅极间隔物的在与所述第一方向交叉的第二方向上的第二厚度。
2.根据权利要求1所述的半导体器件，其中所述第一厚度是所述第二厚度的1.5至3倍。
3.根据权利要求2所述的半导体器件，其中所述第一厚度为3nm至12nm，所述第二厚度为2nm至6nm。
4.根据权利要求1所述的半导体器件，其中所述源极/漏极图案具有第一高度，所述围栏间隔物具有第二高度，并且所述第二高度是所述第一高度的50％至100％。
5.根据权利要求1所述的半导体器件，其中所述围栏间隔物的所述上部的所述第一厚度大于所述围栏间隔物的下部的第三厚度。
6.根据权利要求5所述的半导体器件，其中所述围栏间隔物的所述上部的所述第一厚度是所述下部的所述第三厚度的1.5至3倍。
7.根据权利要求1所述的半导体器件，其中所述围栏间隔物包括第二围栏部分以及在所述源极/漏极图案和所述第二围栏部分之间的第一围栏部分。
8.根据权利要求7所述的半导体器件，其中所述第二围栏部分具有比所述第一围栏部分高的氮浓度。
9.根据权利要求7所述的半导体器件，其中所述第二围栏部分具有比所述第一围栏部分高的密度。
10.根据权利要求7所述的半导体器件，其中所述第一围栏部分在其上部区域和下部区域具有基本上相同的厚度，并且所述第二围栏部分在其上部区域比在其下部区域厚。
11.一种半导体器件，包括：
第一有源图案，在基板的第一区域上；
一对第一源极/漏极图案，在所述第一有源图案上；
第一围栏间隔物，在所述一对第一源极/漏极图案中的每个的相反的侧表面上；
第一沟道图案，在所述一对第一源极/漏极图案之间延伸；
第一栅电极，与所述第一沟道图案交叉并在第一方向上延伸；以及
第一栅极间隔物，在所述第一栅电极的侧表面上，
其中所述第一围栏间隔物的上部的在所述第一方向上的第一厚度大于所述第一围栏间隔物的下部的在所述第一方向上的第三厚度。
12.根据权利要求11所述的半导体器件，其中所述第一围栏间隔物包括第二围栏部分以及在所述第一源极/漏极图案和所述第二围栏部分之间的第一围栏部分，以及
所述第二围栏部分具有比所述第一围栏部分高的氮浓度。
13.根据权利要求11所述的半导体器件，其中所述第一围栏间隔物的所述上部的所述第一厚度大于所述第一栅极间隔物的在与所述第一方向交叉的第二方向上的第二厚度。
14.根据权利要求11所述的半导体器件，其中所述第一围栏间隔物的所述上部的所述第一厚度是所述第一围栏间隔物的所述下部的所述第三厚度的1.5至3倍。
15.根据权利要求11所述的半导体器件，进一步包括：
第二有源图案，在所述基板的第二区域上；
一对第二源极/漏极图案，在所述第二有源图案上；
第二围栏间隔物，在所述一对第二源极/漏极图案的每个的相反的侧表面上；
第二沟道图案，在所述一对第二源极/漏极图案之间延伸；
第二栅电极，与所述第二沟道图案交叉并在所述第一方向上延伸；以及
第二栅极间隔物，在所述第二栅电极的侧表面上。
16.根据权利要求15所述的半导体器件，其中所述第一区域是PMOSFET区域，
所述第二区域是NMOSFET区域，以及
所述第一围栏间隔物的所述上部的所述第一厚度大于所述第二围栏间隔物的上部的第四厚度，
其中所述第一围栏间隔物包括第三围栏部分，以及其中所述第二围栏间隔物没有所述第三围栏部分。
17.根据权利要求15所述的半导体器件，其中所述第一区域和所述第二区域具有相同的导电类型，
所述第一有源图案包括在所述第一方向上以第一节距彼此间隔开的多个第一有源图案，
所述第二有源图案包括在所述第一方向上以小于所述第一节距的第二节距彼此间隔开的多个第二有源图案，以及
所述第一围栏间隔物的所述上部的所述第一厚度大于所述第二围栏间隔物的上部的第五厚度。
18.一种半导体器件，包括：
在基板上的有源图案；
在所述有源图案上的一对源极/漏极图案；
围栏间隔物，在所述一对源极/漏极图案中的每个的相反的侧表面上；
沟道图案，在所述一对源极/漏极图案之间延伸；
栅电极，与所述沟道图案交叉并在第一方向上延伸；
栅极绝缘层，在所述栅电极和所述沟道图案之间；
栅极间隔物，在所述栅电极的侧表面上；
栅极盖图案，在所述栅电极的顶表面上；
第一层间绝缘层，在所述栅极盖图案上；
有源接触，延伸穿过所述第一层间绝缘层并接触所述源极/漏极图案；
栅极接触，延伸穿过所述第一层间绝缘层并接触所述栅电极；
第二层间绝缘层，在所述第一层间绝缘层上；
在所述第二层间绝缘层中的第一金属层，所述第一金属层包括第一互连线，所述第一互连线分别电连接到所述有源接触和所述栅极接触并在与所述第一方向交叉的第二方向上延伸以彼此平行；
在所述第二层间绝缘层上的第三层间绝缘层；以及
在所述第三层间绝缘层中的第二金属层，
其中所述第二金属层包括第二互连线，所述第二互连线电连接到所述第一互连线并在所述第一方向上延伸以彼此平行，以及
所述围栏间隔物的上部的在所述第一方向上的第一厚度大于所述栅极间隔物的在所述第二方向上的第二厚度。
19.根据权利要求18所述的半导体器件，其中所述围栏间隔物的所述上部的所述第一厚度是所述围栏间隔物的下部的第三厚度的1.5至3倍。
20.根据权利要求18所述的半导体器件，其中所述围栏间隔物包括第二围栏部分以及在所述源极/漏极图案和所述第二围栏部分之间的第一围栏部分，并且所述第二围栏部分具有比所述第一围栏部分高的氮浓度。
21.一种制造半导体器件的方法，包括：
在基板上形成在第二方向上延伸的有源图案；
形成与所述有源图案交叉并在第一方向上延伸的牺牲栅极图案；
在所述有源图案的侧表面和所述牺牲栅极图案的侧表面上形成第一间隔物层；
在所述第一方向上和在与所述第一方向相反的方向上在所述第一间隔物层上执行第一定向沉积工艺，以在所述第一间隔物层上形成第二间隔物层；
去除所述有源图案的在所述牺牲栅极图案之间暴露的部分，以在所述牺牲栅极图案之间形成凹陷；
在所述凹陷中形成源极/漏极图案；以及
用栅电极代替所述牺牲栅极图案。
22.根据权利要求21所述的方法，其中所述第一定向沉积工艺是离子注入定向沉积工艺，并且所述第一定向沉积工艺包括在所述第一方向上执行的第一沉积工艺和在与所述第一方向相反的所述方向上执行的第二沉积工艺。
23.根据权利要求22所述的方法，其中所述第一沉积工艺以相对于所述基板的顶表面的第一角度执行，所述第二沉积工艺以相对于所述基板的所述顶表面的第二角度执行。
24.根据权利要求21所述的方法，其中：
所述基板包括第一区域和第二区域；
形成所述凹陷包括：
在所述第一区域中形成第一凹陷；以及
在所述第二区域中形成第二凹陷；
在所述凹陷中形成所述源极/漏极图案包括：
在所述第一凹陷中形成第一源极/漏极图案；以及
在所述第二凹陷中形成第二源极/漏极图案；以及
所述方法进一步包括通过在形成所述第一源极/漏极图案和形成所述第二源极/漏极图案之间执行第二定向沉积工艺来形成第三间隔物层。
25.根据权利要求21所述的方法，其中所述第二间隔物层形成为在所述有源图案的所述侧表面上比在所述牺牲栅极图案的所述侧表面上厚。
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