CN1145971C - 非易失性半导体存储器件 - Google Patents

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Abstract

本发明的目的是，在一种如沟道热电子写类型的快速存储器的非易失性半导体存储器件中，减小写后阈值的漂移同时保持写电流检测类型写系统的高速特性。本发明的特点是提供一种具有写电流检测类型写电路和用于读的读出放大器，以及为了写时刻的校准，在由写电流检测类型写电路的校准与利用用于读的读出放大器常规读方式的校准之间的切换。

Description

非易失性半导体存储器件
技术领域
本发明涉及到一种非易失性半导体存储器件，尤其是涉及到一种例如沟道热电子写类型快速存储器的非易失性半导体存储器件。
背景技术
到现在为止，在一种沟道热电子型写系统的快速存储器中，写的结束点是通过在写入时刻，监视写入电流流过漏极与源极之间(漏极电流)的存储器单元的阈值电压而确定的，例如在UPS 5,422,842中公开的专利。
现在参考示出一个常规电路的图1，具体描述上述情况。在写入的时刻，例如一个12V的电压从一条字信号线D加到一个存储器阵列的单元晶体管的控制栅极。一个写电流检测类型写电路2为写提供一个必须的漏极电压，例如一个6V电压，加到一个晶体管21的漏极。一个比较电路23将由漏极电压引起的在存储器单元阵列3中一个单元晶体管的漏极与源极之间流过的电流Icell(漏极电流)与一个为检测写结束的参考电流Iref比较。当单元晶体管的阈值电压随着写过程下降时，电流Icell也下降直到电流Icell等于用来检测写结束的参考电流Iref。比较器电路23检测这一作为写入结束的点，并且输出一个一致检测信号E。信号E被输入到一个控制电路4去激活一个加到晶体管21和22的栅极的写控制信号A，然后关闭晶体管21和22并且开启晶体管24以便停止写操作。
上面描述的方案被称作写电流检测类型写系统。在这个系统中，由于在写入过程中同时监测漏极电流，可以分别从该写入时间中消除用于校验存储器单元晶体管的阈值电压的时间，所以能够以高速执行写入。
然而，在常规写电流检测类型写系统中，难以精确地使一个写结束检测时间与一个写结束的实际时间相一致。此外，由于写的高速率，写过程中发生的相应于写结束检测时间与写结束的实际时间之间不一致的过冲现象，这导致一个比预定值大的阈值电压，并且导致在写入后阈值电压漂移较大的缺点。
再者，阈值电压的校准是与写同时执行的，而不是依照常规读方式那样执行。此外，此电压被加到存储器单元晶体管的控制栅极和漏极的条件在阈值检测时刻与读时刻是不同的，这可能导致具有不同于一个必要读时刻阈值的可能性。
还有，根据这个系统，当具有最低阈值的数据要写到多于三个级别的一个多级系统的存储单元时，由于在写电流中快速的变化，还可能带来一个由过冲写引起的阈值中具有大漂移的问题。事实上在写电流中引起的问题在初始阶段是大的而当继续写时逐渐地降低。
发明内容
本发明的目的是在如沟道热电子写类型的快速存储器这样的非易失性半导体存储器件中，提供一种非易失性半导体存储器件，其能够减小写后阈值的漂移，同时保持写电流检测类型写系统的高速特性。
根据本发明，能够获得的一种非易失性半导体存储器件，其包括：
一个非易失性半导体存储单元阵列，
通过监视所述存储器单元阵列的一个存储器单元的写单元电流而实行写操作的同时执行阈值校准的写电流检测型写电路，
监视所述存储器单元的当前电流的同时执行所述存储器单元的阈值校准的读出放大器，以及
在所述写电流检测型写装置的阈值校准与所述读出放大器的阈值校准之间切换的控制电路。
该写电流检测类型装置包括：利用一个写电压为存储器单元产生与提供写单元电流的装置和一个比较写单元电流与第一预定参考值的第一比较器，以及当通过第一比较器装置检测一致时，由写电流检测类型装置重复地写操作并由用于读出的读出放大器装置阈值校准来执行写的控制装置。
此外，该读出放大器装置有一个比较存储器单元导通电流与一个第二预定参考值的第二比较器装置，控制装置在由写电流检测类型装置重复地写操作和由用于读的读出放大器装置阈值校准来执行写时，响应读出放大器装置的第二比较器装置的一致检测而结束这个写操作。
根据本发明，还能够获得的一种非易失性半导体存储器件包括：
一个能够执行多级写与读的非易失性半导体存储器单元阵列，
对所述存储器单元阵列的一个存储器单元执行写操作的写电路，
监视所述存储器单元的当前电流的同时执行所述存储器单元的阈值校准操作的读出放大器，以及
控制电路，它通过重复所述写电路的写操作和所述读出放大器的阈值校准操作来控制写入至少所述多级输出的某个值，并由所述写电路写入所述多级的除所述某个值之外的其余值。
读出放大器装置具有比较读单元电流和相对应一个值的参考值的比较器装置，以及控制使得写入除了相应于比较器装置一致检测值之外的一个数值控制装置。
写装置具有根据写电压为存储器单元产生和提供一个单元电流的单元电流提供装置，以及比较单元电流与一个对应于除了某一个值的预定参考值之外的一个预定参考值的比较器装置，以及控制装置，它使得单元电流提供装置与比较器装置工作在写入除了某一个值之外的其他数值的时刻。
本发明一种非易失性半导体存储器件，它包括，
一个能够执行多级写与读的非易失性半导体存储器单元阵列；
第一写电流检测型写电路，它包括：第一写电路，接收第一电压，并根据所述第一电压对所述存储器单元阵列提供写单元电流；和第一校准电路，该电路比较所述写单元电流和第一预定参考电流，并在所述写单元电流是第一预定参考电流时，产生第一控制信号；
读出放大器，它接收第二电压，同时响应所述第一控制信号根据所述第二电压对所述存储器单元阵列提供当前电流；并且所述读出放大器包括第二校准电路，该电路比较所述当前电流和第二预定参考电流，并在所述当前电流是第二预定参考电流时，产生第二控制信号。
现在将描述本发明的作用。本发明提供一个写电流检测类型系电路和一个用于读的读出放大器，并且为了在写时刻校准，在利用写电流检测类型写电路校准与利用用于读的读出放大器的常规读方式校准之间执行切换。即，当写电平的单元阈值被设置为第一阈值时，而一个低于第一阈值的指定阈值被设置为第二阈值，依照写电流检测类型写电路的写操作在写方式的开始时执行，当从存储单元的漏极流过其源极的电流降到小于或等于对应于第二阈值的参考电流时结束写操作，然后通过重复写操作与读出放大器的校准操作执行写操作直到单元阈值达到第一阈值。
此外，在存储器单元执行多级阈值的写和读的情况下，提供一组写电流检测类型写电路和至少一个用于读的读出放大器。在对于多级方式的写开始时刻，写是由重复地写操作和由读出放大器的校准操作来执行的，而利用写电流检测类型写电路的写操作是在单元阈值达到对应于多级各自电平的多个输出参考电压的最小参考电压时执行的。
附图说明
本发明上述的和其他的目的，特点和优点从下面的参照附图的描述中将更清楚，其中：
图1是一个常规写电流检测类型写电路的电路图；
图2是一个本发明第一实施例的电路图；
图3是一个显示图1中电路的工作流程图；
图4是一个显示单元电流Icell取决于存储器单元阈值的关系图；
图5显示图2中电路的各个部分时序的实例；
图6是一个本发明第二实施例的方框图；
图7是一个显示图6中各个方框工作的流程图；
图8是一个图6中写电路的电路图；以及
图9是一个本发明第三实施例的方框图。
参照附图，下面将描述本发明的实施例。
具体实施方式
图2是一个显示本发明的一个实施例的电路图。这个电路具有一个写电流检测类型写电路2和一个读出放大器1为了读而连接到一个非易失性半导体存储器件的存储器单元阵列的结构。写电流检测类型写电路2为写提供一个必须的漏极电压给晶体管21的漏极，例如一个约6V的电压。电路2具有一个比较器电路23，它在写时刻将由电压源引起的在存储器单元阵列3中一个单元晶体管的漏极与源极之间流过的电流Icell(漏极电流)和一个参考电流Iref′比较。
为了更详细地描述，电路2包括P-沟道晶体管21和22，一个N-沟道晶体管24，一个比较器电路23，和一个电阻25。晶体管21和22在它们的栅极接受一个写控制信号A，并且在写控制信号A的低激活状态它们开启。基于6V的写电压晶体管21产生一个漏极电流Icell，而晶体管22加6V电压到电阻25而产生比较器电路23的参考电流Iref′。
晶体管24接受写控制信号A到它的栅极以及在写控制信号A的高电平时开启，并且嵌位晶体管21和22的漏极输出到零。当漏极电流Icell与参考电流Iref′相等时比较器电路23输出一个一致检测信号E。
再者，用于读的读出放大器1包括一个提供读必须的一个漏极电压，例如1V的电压给存储器单元的电压源，和一个比较器电路13，它将在只读而不写期间存储器单元晶体管的漏极与源极之间流过的电流Icell(漏极电流)和一个用于读的参考电流Iref′比较。
为了更详细地描述，读出放大器1包括电路2包括P-沟道晶体管11和12，一个N-沟道晶体管14，和一个产生比较器电路13的参考电流Iref的电阻15。晶体管11和12接受一个读出放大器激活信号B到它们的栅极，并且在写控制信号B的低激活状态它们开启。晶体管11提供一个1V的读电压给单元晶体管的漏极，而晶体管11提供一个1V的电压给电阻15以便产生比较器电路13的参考电流Iref。
晶体管14接受读出放大器的激活信号B到它的栅极，以及在写控制信号B的高电平时开启，并且嵌位晶体管11和12的漏极输出到零。当比较器电路13检测到当前电流Icell与参考电流Iref′一致时，它就输出一个一致检测信号F。
用于写的电压源和用于读的电压源都通过一个列选择晶体管5加到存储器单元3。列选择晶体管5接受列选择晶体管的选择信号C到它的栅极，并且选择地连接写电流检测类型检测电路2与读出放大器1存储器单元3的任何一列。存储器单元3的每个单元的控制栅极施加一个字信号线电压D，在写时刻是12V而在读时刻是5V。
此外，给存储器件提供一个利用上述电路的输出E和F作为控制输入而产生和输出各种信号A到D，并且具有控制电路1到3的工作功能的控制电路4。
图3是一个显示图2的方框图中控制电路的控制操作的流程图。图4是一个对于写与读状态分别由曲线101和102来显示单元阈值上单元电流Icell的相依性图。图5是一个信号A到D的时序例子。参考图3到5，将描述本发明的一个实施例。
首先，利用写电流检测类型写电路2，写数据直到晶体管21的漏极电流Icell降到低于参考电流Iref′(对应于一个存储器单元的阈值Vref′)(步骤S1)。在图4的时序图中，写被执行直到在(A)曲线中由“PASS”表示的时刻。在这种情况下，利用用于读的读出放大器1在写阈值上的校验操作是不存在的，所以写发生在一个很短的时刻。
接着，利用用于读的读出放大器1的校验操作被执行(步骤S2)。如果存储器单元的阈值电压小于参考电压Vref(对应与参考电流Iref的电压)，则写操作再进行。校验操作/写操作重复直到存储器单元的阈值电压不再小于参考电压Vref，而当存储器单元的阈值电压比参考电压Vref大时写结束(步骤S3)。写控制信号A的脉冲宽度在此刻选择足够的窄以便使阈值的分布扩散小。写继续到图5的时序图中曲线(B)由“pass”表示的时刻。
在这种情况下参考电流Iref′被设置使得具有相应存储器单元阈值电压Vref′小于参考电压Vref。通过这样做，以高速写的数据可能不需要利用用于读的检测放大1的校验操作直到存储器单元的阈值电压达到Vref′，因此用窄脉冲宽度和校验操作去交替地重复写，当阈值准确地达到Vref时结束写。
接下来，图6显示一个本发明第二实施例的方框图，其中相当于图2中的部分用同样的符号表示。本实施例显示一个可能执行多重方式写与读操作的非易失性半导体存储器件的例子。假设存储单元阵列3是一个例如有四个值的非易失性半导体存储器，并且定义具有最低阈值擦出电平是一个数据“11”，而写电平在阈值升序中是“10”，“01”，和“00”。
参考图6，这个器件配备有一个读出放大器1，一个具有电平“01”的电流检测类型写电路2a，一个具有电平“00”的电流检测类型写电路2b，一个存储器单元阵列3，一个控制电路4，一个常规写电路6，和一个列选择晶体管5。在此，读出放大器1和电流检测类型写电路2a与2b分别与图中读出放大器1和电流检测类型写电路2有相同的结构，而该写电路6与常规的写电路一样。然而，这个器件没有读出放大器和用于比较参考电流Iref′与漏极电流Icell的比较器，如图8所示。
应该注意，在这个实施例中读出放大器1的参考电流Iref设置在对应于除了擦出电平“11”以外最小的写电平“10”的相应阈值V10的当前值。还有，在这个实施例中，电流检测类型写电路2a的参考电流设置为相应写电平“01”的相应阈值V01的当前值，以及电流检测类型写电路2b的参考电流设置为相应写电平“00”的相应阈值V00的当前值。符号Aa到Ac是写控制信号，而Ea和Eb是一致检测信号。
图5是一个显示与控制电路4的控制工作一样的本实施例工作的流程图。参考图7，首先写操作在一个合适的写时刻由控制写电路6来实现写操作(步骤S4)。接下来，“10”数据的校验工作利用用于读的读出放大器1执行(步骤S5)。具有合适写时刻的写操作与用于读的读出放大器1校验操作分别重复执行直到校验操作使其通过。然而，因为这个写发生在高速情况下，所以写脉冲宽度被限制在一个小的值这样一个范围将不发生写的过冲。
当通过状态是由“10”校验操作获得作为一个上述重复操作的结果时，如果写数据是“10”写就结束。如果写数据是“01”或“00”，电流检测类型写操作再分开利用电流检测类型写电路2a或2b执行(步骤S6到S9)。
根据这个实施例，在写速率是高的写初始周期，写是由写操作的重复和利用读出放大器1的校验操作安全地执行的。因为一个写电流检测类型写电路，它不可能精确地控制写的结束点，所以在本实施例中没有使用，但能够精确地设置该阈值到预定的值。
当在写的后一阶段中还需要写时，就利用该写电流检测类型写电路执行写。因为写速度在写的后一阶段中变坏，所以精确地写是由使用具有一个比较器电路的写电流检测类型写电路来保证。由于切换到采用读出放大器1的校验操作在本实施例中没有执行并且不需要为个别地来自写时刻的校验操作提供时间，所以即使在多重写的情况下，也能够以一个高速和高可靠性执行写操作。
在这个实施例中，还能够依靠图7中的步骤S4和S5在阈值的较低一边写一组数据，例如“10”和“01”，而只能依靠步骤S9用高阈值写值“00”。
图9是一个显示本发明的第三实施例的方框图。它显示了与图6中的不同，而与图6中相等效的部分用相同的符号表示。在这个实施例中，图2中所示的写检测类型写电路2基本地作为写电路2使用，但是对应于“01”和“00”的Iref1和Iref2作为参考电流用，这些参考电流对应于图7中的步骤S8与S9切换。在图7中步骤S4的写处理中，这些参考电流没有利用。由于这种结构，该写电路的结构能够为所有写操作共用，以致于硬件的尺寸可以减小。在这种情况下控制电路4的工作与图7中所示的相同。
根据本发明，具有该阈值的精确控制的写是由利用写电流检测类型写系统执行高速的写达到写的中点，然后在写的后一阶段中重复“用短脉冲写”和“用一个读出放大器校验”。通过这样做，获得写后存储器单元的阈值中减小分散的效果同时保持电流检测类型写系统高速写的优点。
而且根据本发明，通过重复“用短脉冲写”和“用一个读出放大器校验”还能够用执行写精确地控制阈值而达到写的中间点，然后在写速度减小的写后一阶段中由没有为检测时间附加设备的电流检测类型写系统以高速执行写操作。在这种情况下，还能够保证写后存储器单元的阈值中减小分散的效果同时保持电流检测类型写系统高速写的优点。
很明显本发明没有限制到上述实施例，但是在不违背下列权利要求的精神和范围条件下是可以做出各种修改和变化。

Claims (12)

1.一种非易失性半导体存储器件，其中包括：
一个非易失性半导体存储单元阵列，
通过监视所述存储器单元阵列的一个存储器单元的写单元电流而实行写操作的同时执行阈值校准的写电流检测型写电路，
监视所述存储器单元的当前电流的同时执行所述存储器单元的阈值校准的读出放大器，以及
在所述写电流检测型写装置的阈值校准与所述读出放大器的阈值校准之间切换的控制电路。
2.根据权利要求1所述的非易失性半导体存储器件，其特征在于所述写电流检测型写电路包括：
根据写电压为所述存储器单元提供所述写电流的发生器；
比较所述写单元电流和第一预定参考值的第一比较器；
其中，在测得所述第一比较器的结果为一致之后，所述控制电路通过重复所述写电流检测型写电路的所述写操作和所述读出放大器的所述阈值校准而执行写入操作。
3.根据权利要求2所述的非易失性半导体存储器件，其特征在于所述读出放大器具有比较所述存储器单元的所述当前电流与第二预定参考值的第二比较器，
其中在通过重复所述写电流检测型写电路的所述写操作和所述读出放大器的所述阈值校准来执行写操作时，所述控制电路响应所述读出放大器的所述第二比较器的一致的检测结果而结束所述写操作。
4.根据权利要求3所述的非易失性半导体存储器件，其特征在于所述第二预定参考值被设定成小于所述第一预定参考值。
5.一种非易失性半导体存储器件，它包括，
一个能够执行多级写与读的非易失性半导体存储器单元阵列，
对所述存储器单元阵列的一个存储器单元执行写操作的写电路，
监视所述存储器单元的当前电流的同时执行所述存储器单元的阈值校准操作的读出放大器，以及
控制电路，它通过重复所述写电路的写操作和所述读出放大器的阈值校准操作来控制写入至少所述多级输出的某个值，并由所述写电路写入所述多级的除所述某个值之外的其余值。
6.根据权利要求5所述的非易失性半导体存储器件，其特征在于所述读出放大器具有比较一个单元电流与对应于所述某个值的参考值的第一比较器，
其中，在所述读出放大器的第一比较器检测结果一致之后，所述控制电路控制所述写电路，写入除所述某个值之外的其余值。
7.根据权利要求6所述的非易失性半导体存储器件，其特征在于所述写电路包括：
根据写电压对所述存储器单元提供单元电流的单元电流供给发生器；和
比较单元电流与对应于除所述某个值之外其余值的第二预定参考值的第二比较器；
其中，所述控制电路使所述单元电流供给发生器和所述第二比较器在写入所述某个值之外的其余值时进行运作。
8.一种非易失性半导体存储器件，它包括，
一个能够执行多级写与读的非易失性半导体存储器单元阵列；
第一写电流检测型写电路，它包括：第一写电路，接收第一电压，并根据所述第一电压对所述存储器单元阵列提供写单元电流；和第一校准电路，该电路比较所述写单元电流和第一预定参考电流，并在所述写单元电流是第一预定参考电流时，产生第一控制信号；
读出放大器，它接收第二电压，同时响应所述第一控制信号根据所述第二电压对所述存储器单元阵列提供当前电流；并且所述读出放大器包括第二校准电路，该电路比较所述当前电流和第二预定参考电流，并在所述当前电流是第二预定参考电流时，产生第二控制信号。
9.根据权利要求8所述的非易失性半导体存储器件，其特征在于，还包括：
控制电路，它响应所述第一控制信号驱动读出放大器，不驱动所述第一写电流检测型写电路。
10.根据权利要求9所述的非易失性半导体存储器件，其特征在于，响应指示所述当前电流等于第二预定参考电流的所述第二控制信号，所述控制电路不驱动所述第一写电流检测型写电路和所述读出放大器；并且响应指示所述当前电流不等于第二预定参考电流的所述第二控制信号，所述控制电路不驱动所述读出放大器而驱动所述第一写电流检测型写电路。
11.根据权利要求8所述的非易失性半导体存储器件，其特征在于，所述第一预定参考电流的绝对值大于所述第二预定参考电流的绝对值。
12.根据权利要求10所述的非易失性半导体存储器件，其特征在于，所述第一写电流检测型写电路的写操作和所述读出放大器的校准操作被重复，直至响应指示所述当前电流等于第二预定参考电流的所述第二控制信号，所述第一写电流检测型写电路的写操作和所述读出放大器不受到驱动。
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