CN114582874A - 集成电路结构和用于形成存储器的多层互连结构的方法 - Google Patents

集成电路结构和用于形成存储器的多层互连结构的方法 Download PDF

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Abstract

本文的实施例公开了互连结构的金属层的配置，该配置可以提高存储器性能(诸如静态随机存取存储器(SRAM)存储器性能)和/或逻辑性能。例如，本文的实施例将位线放置在金属一(M1)层中，M1层为存储器单元的互连结构的最下部金属化层级，以最小化位线电容，并且将位线配置为金属一层的最宽金属线以最小化位线电阻。在一些实施例中，互连结构具有双字线结构以降低字线电阻。在一些实施例中，互连结构具有双电压线结构以降低电压线电阻。在一些实施例中，向字线和/或电压线添加割阶以降低其相应的电阻。在一些实施例中，互连结构的通孔形状配置为降低互连结构的电阻。本发明的实施例还涉及集成电路结构和用于形成存储器的多层互连结构的方法。

Description

集成电路结构和用于形成存储器的多层互连结构的方法
技术领域
本发明的实施例涉及集成电路结构和用于形成存储器的多层互连结构的方法。
背景技术
集成电路(IC)工业经历了指数增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC发展过程中，功能密度(即每个芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，这种按比例缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。例如，随着IC部件尺寸不断缩小，多层互连(MLI)部件变得更加紧凑，MLI部件的互连件表现出增大的电阻和增大的电容，这带来了性能、良率和成本的挑战。已经观察到，先进IC技术节点中的互连件表现出的这些更高的电阻和/或更高的电容可以显著延迟(并且在某些情况下，阻止)信号有效地路由到IC器件(诸如晶体管)和从IC器件路由，使先进技术节点中的这种IC器件的性能的任何改进失效。先进存储器(诸如静态随机存取存储器(“SRAM”))的性能对这些延迟尤其敏感，其中先进存储器需要更快的速度(例如，快速写入/读取)。因此，虽然用于基于存储器的IC及其互连件的现有MLI部件对于它们的预期目的通常已经足够，但是它们并非在所有方面都已完全令人满意。
发明内容
本发明的实施例提供了一种集成电路结构，包括：存储器单元，连接至位线、反相位线、用于接收第一电压的第一电压线、字线和用于接收与所述第一电压不同的第二电压的第二电压线；以及互连结构，设置在所述存储器单元上方，其中：所述互连结构包括所述位线、所述反相位线、所述第一电压线、所述字线和所述第二电压线，其中，所述位线、所述反相位线、所述第一电压线和所述第二电压线沿着第一纵向方向延伸，并且所述字线沿着与所述第一纵向方向不同的第二纵向方向延伸，所述互连结构具有最底部金属层，所述最底部金属层具有连接至所述存储器单元的金属线，其中，所述金属线包括所述位线、所述第一电压线、连接至所述第二电压线的电压线接合焊盘以及连接至所述字线的字线接合焊盘，并且其中，所述位线的宽度是所述金属线的最宽宽度。
本发明的另一实施例提供了一种集成电路结构，包括：存储器单元；以及互连结构，设置在所述存储器单元上方并且电连接至所述存储器单元，其中，所述互连结构包括：第一金属层，电连接至所述存储器单元，其中，所述第一金属层包括位线、配置为接收第一电压的第一电压线、第一电压线接合焊盘和第一字线接合焊盘，第二金属层，设置在所述第一金属层上方，其中，所述第二金属层包括电连接至所述第一字线接合焊盘的第一字线和电连接至所述第一电压线接合焊盘的第二电压线接合焊盘，第三金属层，设置在所述第二金属层上方，其中，所述第三金属层包括电连接至所述第二电压线接合焊盘的第二电压线，其中，所述第二电压线配置为接收第二电压，第四金属层，设置在所述第三金属层上方，其中，所述第四金属层包括第二字线，并且其中，所述位线、所述第一电压线与所述第二电压线沿着第一纵向方向延伸，所述第一字线与所述第二字线沿着与所述第一纵向方向不同的第二纵向方向延伸，并且所述位线的第一宽度大于所述第一电压线的第二宽度。
本发明的又一实施例提供了一种用于形成存储器的多层互连结构的方法，包括：形成第一金属化层，所述第一金属化层包括位线、反相位线和配置为接收第一电压的第一电压线，其中，所述位线、所述反相位线与所述第一电压线沿着第一路由方向延伸，所述第一金属化层为所述多层互连结构的最底部金属化层，并且所述位线的位线宽度具有所述第一金属化层的金属线的最宽宽度；在所述第一金属化层上方形成第二金属化层，其中，所述第二金属化层包括沿着与所述第一路由方向不同的第二路由方向延伸的第一字线；在所述第二金属化层上方形成第三金属化层，其中，所述第三金属化层包括第二电压线和第三电压线，所述第二电压线和所述第三电压线配置为接收与所述第一电压不同的第二电压，并且所述第二电压线和所述第三电压线沿着所述第一路由方向延伸；以及形成设置在所述第三金属层上方的第四金属层，其中，所述第四金属层包括沿着所述第二路由方向延伸的第二字线。
附图说明
当结合附图阅读时，从以下详细描述可以最好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件未按比例绘制，并且仅用于说明的目的。实际上，为了讨论的清楚起见，可以任意增大或减小各种部件的尺寸。
图1是根据本发明的各个方面的诸如静态随机存取存储器(SRAM)的存储器的局部图解平面图。
图2是根据本发明的各个方面的可以在图1的存储器中实现的存储器单元(诸如SRAM单元)的电路图。
图3是根据本发明的各个方面的可以在图1的存储器中实现的存储器单元(诸如SRAM单元)的另一电路图。
图4是根据本发明的各个方面的存储器的部分或整体的各个层的局部图解截面图。
图5A和图5B是根据本发明的各个方面的存储器单元(诸如SRAM单元)的部分或整体的局部示意图。
图6A、图6B、图6C、图6D和图6E是根据本发明的各个方面的图5A和图5B的存储器单元的部分或整体的各个层的各种顶视平面图。
图7是根据本发明的各个方面的具有双字线结构的存储器的部分或整体的局部图解平面图。
图8A、图8B和图8C是根据本发明的各个方面的具有双电压线结构的存储器的部分或整体的各个层的各种顶视平面图。
图9A和图9B分别是根据本发明的各个方面的SRAM单元和逻辑单元的部分或整体的互连结构的最底部金属层的局部示意图。
图10是根据本发明的各个方面的具有可变宽度的电压线和字线的SRAM单元的部分或整体的顶视平面图。
图11A、图11B、图11C、图11D和图11E是根据本发明的各个方面的图10的存储器单元的部分或整体的各个层的各种顶视平面图。
具体实施方式
本发明总体上涉及集成电路(IC)器件，并且更具体地涉及用于基于存储器的IC器件的互连结构。
以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示本文讨论的实施例和/或配置之间的关系。此外，在下面的本发明中，位于另一部件上、连接至另一部件和/或连接至另一部件的部件的形成可以包括部件形成为直接接触的实施例，并且也可以包括在部件之间可以形成附加部件，从而使得部件可以不直接接触的实施例。此外，空间相对术语，例如“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)用于便于本发明描述一个部件与另一部件的关系。空间相对术语旨在涵盖包括部件的器件的不同取向。
本文公开了互连结构的金属层的配置，该配置可以提高存储器性能，诸如静态随机存取存储器(SRAM)存储器性能和/或逻辑性能。例如，本文的实施例将位线放置在金属一层中，金属一层是存储器单元的互连结构的最下部金属化层，以最小化位线电容，并且将位线配置为金属一层的最宽金属线以最小化位线电阻。在一些实施例中，互连结构具有双字线结构以降低字线电阻。在一些实施例中，双字线结构中的字线条(即，连接)被配置并且放置在存储器内以降低字线电阻。在一些实施例中，互连结构具有双电压线结构以降低电压线电阻。在一些实施例中，向字线和/或电压线添加割阶以降低它们相应的电阻。在一些实施例中，互连结构的通孔形状配置为降低互连结构的电阻。在一些实施例中，存储器区域中的金属一层的金属线的尺寸相对于逻辑区域中的金属一层的金属线配置以例如通过最小化电阻来共同优化存储器性能和逻辑性能。如下所述，本文公开的SRAM配置因此优化了电特性和SRAM密度。不同的实施例可以具有不同的优点，并且没有特定的优点是任何实施例都需要的。
图1是根据本发明的各个方面的存储器10的局部图解平面图。存储器10可以包括在微处理器、存储器和/或其他IC器件中。在一些实施例中，存储器10可以是IC芯片的部分、片上系统(SoC)或其部分，包括各种无源和有源电子器件，诸如电阻器、电容器、电感器、二极管、p型FET(PFET)、n型FET(NFET)、金属氧化物半导体FET(MOSFET)、互补MOS(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。取决于存储器10的设计要求，各种晶体管可以是平面晶体管或多栅极晶体管，诸如FinFET或GAA晶体管。为了清楚起见，已经简化了图1以更好地理解本发明的发明构思。可以在存储器10中添加附加部件，并且可以在存储器10的其他实施例中替换、修改或消除下面描述的一些部件。
存储器10包括存储器阵列12，存储器阵列12包括用于存储数据的存储器单元15(也称为位单元)。在一些实施例中，存储器10配置为静态随机存取存储器(SRAM)，并且存储器单元15是SRAM单元。存储器单元15包括配置为促进对存储器单元15的数据的读取和写入的各种晶体管，诸如p型晶体管和/或n型晶体管。存储器单元15布置在沿着第一方向(例如y方向)延伸的列1(C1)至列N(CN)以及沿着第二方向(例如x方向)延伸的行1(R1)至行M(RM)中，其中N和M为正整数。列C1至列CN的每个包括沿着第一方向延伸的位线对，诸如位线(BL)和反相位线(BLB)(也称为互补位线)，它们促进逐列地以原码形式和互补形式从相应的存储器单元15读取数据和/或将数据写入相应的存储器单元15。行R1至行RM的每个包括促进逐行地存取相应的存储器单元15的字线(WL)。每个存储器单元15电连接至相应的BL、相应的BLB和相应的WL。BL和BLB电连接至控制器20，并且WL电连接至控制器25。控制器20和控制器25配置为生成一个或多个信号以选择至少一条WL和至少一个位线对(这里，BL和BLB)以存取存储器单元15中的至少一个以进行读取操作和/或写入操作。控制器20和控制器25的每个包括用于促进读取/写入操作的电路，诸如列解码器电路、行解码器电路、列选择电路、行选择电路、读取/写入电路(例如，配置为从对应于选择的位线对(换言之，选择的列)的存储器单元15读取数据和/或将数据写入存储器单元15)、其他合适的电路或它们的组合。在一些实施例中，控制器20和/或控制器25包括配置为检测和/或放大选择的位线对的电压差的至少一个感测放大器。在一些实施例中，感测放大器配置为锁存或以其他方式存储电压差的数据值。
存储器10的外周配置有伪单元，诸如边缘伪单元和/或阱条单元，以促进存储器单元15的制造和/或性能的均匀性。伪单元在物理和/或结构上类似于存储器单元15配置，但不存储数据。例如，伪单元可以包括p型阱、n型阱、沟道(例如，形成在一个或多个鳍或一个或多个悬置沟道层(例如，纳米线或纳米片)中)、栅极结构、源极/漏极和/或互连件(例如，接触件、通孔和/或金属线)。阱条单元通常是指配置为将电压电连接至存储器单元15的n阱、存储器单元15的p阱或两者的伪单元。例如，n型阱条配置为将与存储器单元15的至少一个p型晶体管对应的n阱电连接至电压源，并且p型阱条配置为将与存储器单元15的至少一个n型晶体管对应的p阱电连接至电压源。在所描绘的实施例中，存储器10包括沿着第一方向(例如，y方向)布置成边缘单元列35A和边缘单元列35B的边缘单元30(统称为边缘单元、阱条单元和/或其他伪单元)，其中存储器单元15的行R1至行RM中的每个设置在边缘伪单元列35A中的边缘伪单元30中的一个与边缘伪单元列35B中的边缘伪单元30中的一个之间。在所描绘的实施例的进一步中，存储器单元15的列C1至列CN中的每个设置在相应的一对边缘单元30之间。在一些实施例中，边缘单元列35A和/或边缘单元列35B基本上平行于存储器10的至少一个位线对(这里，BL和BLB)。在一些实施例中，边缘单元30将相应的存储器单元15连接至相应的WL。
在一些实施例中，边缘单元30包括用于驱动WL的电路。在一些实施例中，边缘单元30电连接至电源电压VDD(例如，正电源电压)和/或电源电压VSS(例如，电接地)。
图2是根据本发明的各个方面的可以在SRAM的存储器单元中实现的SRAM电路90的电路图。图3是根据本发明的各个方面的SRAM电路90的可选电路图，将与图2同时讨论图3。在一些实施例中，一个或多个存储器单元15配置为SRAM电路90。SRAM电路90包括六个晶体管：传输门晶体管PG-1、传输门晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。SRAM电路90因此可选地称为6TSRAM单元。SRAM电路90的存储部分包括反相器的交叉连接对(可以称为锁存器)，诸如反相器-1和反相器-2(图3)。反相器-1包括上拉晶体管PU-1和下拉晶体管PD-1，并且反相器-2包括上拉晶体管PU-2和下拉晶体管PD-2。传输门晶体管PG-1连接至反相器-1的输出和反相器-2的输入，并且传输门晶体管PG-2连接至反相器-2的输出和反相器-1的输入。在操作中，传输门晶体管PG-1和传输门晶体管PG-2提供对SRAM电路90(即，反相器-1和反相器-2)的存储部分的存取，并且可以可选地称为SRAM电路90的存取晶体管。在所描绘的实施例中，SRAM电路90是单端口SRAM单元。本发明预期这样的实施例：其中SRAM电路90是多端口SRAM单元，诸如双端口SRAM单元，和/或包括更多或更少晶体管，诸如8T SRAM单元。为了清楚起见，已经简化了图2和图3以更好地理解本发明的发明构思。可以在SRAM电路90中添加附加部件，并且可以在SRAM电路90的其他实施例中替换、修改或消除下面描述的一些部件。
SRAM电路90连接至第一电源电压(诸如正电源电压)和第二电源电压(诸如接地电压或参考电压(可以是电接地))并且通过第一电源电压供电。上拉晶体管PU-1的栅极介于源极(经由电压节点VDD电连接至第一电源电压)和第一公共漏极(CD1)(即，上拉晶体管PU-1的漏极和下拉晶体管PD-1的漏极)之间。下拉晶体管PD-1的栅极介于源极(经由第一VSS节点电连接至第二电源电压)和第一公共漏极之间。上拉晶体管PU-2的栅极介于源极(经由电压节点VDD电连接至第一电源电压)和第二公共漏极(CD2)(即上拉晶体管PU-2的漏极和下拉晶体管PD-2的漏极)之间。下拉晶体管PD-2的栅极介于源极(经由第二VSS节点电连接至第二电源电压)和第二公共漏极之间。在一些实施例中，第一公共漏极是以原码形式存储数据的存储节点SN，并且第二公共漏极是以互补形式存储数据的存储节点SNB。上拉晶体管PU-1的栅极和下拉晶体管PD-1的栅极连接在一起并且连接至第二公共漏极，并且上拉晶体管PU-2的栅极和下拉晶体管PD-2的栅极连接在一起并且连接至第一公共漏极。传输门晶体管PG-1的栅极介于连接至位线节点(BLN)的漏极和电连接至第一公共漏极的源极之间，位线节点(BLN)电连接至位线BL。传输门晶体管PG-2的栅极介于连接至互补位线节点(BLBN)的漏极和电连接至第二公共漏极的源极之间，互补位线节点(BLBN)电连接至互补位线BLB。传输门晶体管PG-1、PG-2的栅极连接至字线WL并且由字线WL控制，这允许选择SRAM电路90进行读取/写入。在一些实施例中，传输门晶体管PG-1、PG-2在读取操作和/或写入操作期间提供对存储节点SN、SNB的存取，存储节点SN、SNB可以存储位(例如，逻辑0或逻辑1)。例如，传输门晶体管PG-1、PG-2响应于由WL施加至传输门晶体管PG-1、PG-2的栅极的电压而将存储节点SN、SNB分别连接至位线BL、BLB。
在一些实施例中，上拉晶体管PU-1、PU-2配置为p型多栅极器件，诸如p型FinFET或p型GAA晶体管，并且下拉晶体管PD-1、PD-2配置为n型多栅极器件，诸如n型FinFET或n型GAA晶体管。例如，上拉晶体管PU-1、PU-2的每个包括设置在n型鳍结构(包括一个或多个n型鳍)的沟道区域上方的栅极结构，使得栅极结构介于n型鳍结构的p型源极/漏极区域(例如，p型外延源极/漏极部件)之间，其中栅极结构和n型鳍结构设置在n型阱上方；并且下拉晶体管PD-1、PD-2的每个包括设置在p型鳍结构(包括一个或多个p型鳍)的沟道区域上方的栅极结构，使得栅极结构介于p型鳍结构的n型源极/漏极区域(例如，n型外延源极/漏极部件)之间，其中栅极结构和p型鳍结构设置在p型阱上方。在一些实施例中，传输门晶体管PG-1、PG-2也配置为n型FinFET。例如，传输门晶体管PG-1、PG-2的每个包括设置在p型鳍结构(包括一个或多个p型鳍)的沟道区域上方的栅极结构，使得栅极结构介于p型鳍结构的n型源极/漏极区域(例如，n型外延源极/漏极部件)之间，其中栅极结构和p型鳍结构设置在p型阱上方。
图4是根据本发明的各个方面的可以在半导体衬底(或晶圆)105上方制造以形成存储器(诸如图1的存储器10)的部分和/或SRAM单元(诸如图2和图3的SRAM电路90)的部分的各种层(层级)的局部图解截面图。在图4中，各个层包括器件层DL和设置在器件层DL上方的多层互连件MLI。器件层DL包括器件(例如晶体管、电阻器、电容器和/或电感器)和/或器件组件(例如掺杂阱、栅极结构和/或源极/漏极部件)。在一些实施例中，器件层DL包括衬底105、设置在衬底105中的掺杂区域110(例如，n阱和/或p阱)、隔离部件115和晶体管T。在所描绘的实施例中，晶体管T包括设置在源极/漏极130之间的悬置沟道层120和栅极结构125，其中栅极结构125包裹和/或围绕悬置沟道层120。每个栅极结构125具有由设置在栅极电介质136上方的栅电极134形成的金属栅极堆叠件和沿着金属栅极堆叠件的侧壁设置的栅极间隔件138。多层互连件MLI电连接器件层DL的各种器件和/或组件，使得各种器件和/或组件可以按照存储器的设计要求所指定的那样操作。在所描绘的实施例中，多层互连件MLI包括接触件层(CO层级或金属零(M0)层级)、通孔零层(V0层级)、金属一层(M1层级)、通孔一层(V1层级)、金属二层(M2层级)、通孔二层(V2层级)、金属三层(M3层级)、通孔三层(V3层级)和金属四层(M4层级)。本发明预期多层互连件MLI具有更多或更少的层和/或层级，例如，多达MX层级和V(X-1)层级，其中X是多层互连件MLI的金属层(层级)的总数。多层互连件MLI的每个层级包括设置在一个或多个介电层(例如，层间介电(ILD)层和接触蚀刻停止层(CESL))中的导电部件(例如，金属线、金属通孔和/或金属接触件)。在一些实施例中，在多层互连件MLI的同一层级(诸如M1层级)处的导电部件同时形成。在一些实施例中，多层互连件MLI的同一层级处的导电部件具有彼此基本平坦的顶面和/或彼此基本平坦的底面。CO层级包括设置在介电层150中的源极/漏极接触件(MD)；V0层级包括设置在介电层150中的栅极通孔VG、源极/漏极通孔V0和对接接触件；M1层级包括设置在介电层150中的M1金属线，其中栅极通孔VG将栅极结构125连接至M1金属线，源极/漏极通孔V0将源极/漏极130连接至M1金属线，并且对接接触件将栅极结构125和源极/漏极130连接在一起并且连接至M1金属线；V1层级包括设置在介电层150中的V1通孔，其中V1通孔将M1金属线连接至M2金属线；M2层级包括设置在介电层150中的M2金属线；V2层级包括设置在介电层150中的V2通孔，其中V2通孔将M2线连接至M3线；M3层级包括设置在介电层150中的M3金属线；V3层级包括设置在介电层150中的V3通孔，其中V3通孔将M3线连接至M4线。为了清楚起见，已经简化了图4以更好地理解本发明的发明构思。可以在存储器的各个层中添加附加部件，并且可以在存储器的其他实施例中替换、修改或消除所描述的一些部件。图4仅是示例，并且可能不能反映存储器10和/或SRAM电路90的实际截面图。
图5A和图5B是根据本发明的各个方面的SRAM单元200的部分或整体的局部示意图。特别地，图5A是SRAM单元200的顶视图，并且图5B是沿着图5A的线A-A的SRAM单元200的示意性截面图。图6A至图6E是根据本发明的各个方面的图5A和图5B的SRAM单元200的各个层的各个顶视平面图。例如，图6A是根据本发明的各个方面的SRAM单元200的部分或整体的器件层(DL)和接触件(CO)层和通孔零(V0)层(例如DL/CO/V0)中的导电部件的顶视平面图。图6B是根据本发明的各个方面的SRAM单元200的部分或整体的V0层、金属一层(M1)层和通孔一层(V1)层(例如V0/M1/V1)中的导电部件的顶视平面图；图6C是根据本发明的各个方面的SRAM单元200的部分或整体的V1层、金属二(M2)层和通孔二(V2)层(例如，V1/M2/V2)中的导电部件的顶视平面图；图6D是根据本发明的各个方面的SRAM单元200的部分或整体的V2层、金属三层(M3)层和通孔三层(V3)层(例如，V2/M3/V3)中的导电部件的顶视平面图；并且图6E是根据本发明的各个方面的SRAM单元200的部分或整体的M3层、V3层和金属四(M4)层(例如，M3/V3/M4)中的导电部件的顶视平面图。CO层将器件层连接至V0层，V0层将CO层连接至M1层，V1层将M1层连接至M2层，V2层将M2层连接至M3层，并且V3层将M3层连接至M4层。SRAM单元200可以在图1的存储器10中实现。在一些实施例中，SRAM单元200的部件配置为提供SRAM电路，诸如图2和/或图3中所描绘的。为了清楚起见，已经简化了图5A、图5B、图6A、图6B、图6C、图6D和图6E以更好地理解本发明的发明构思。可以在SRAM单元200中添加附加部件，并且可以在SRAM单元200的其他实施例中替换、修改或消除下面描述的一些部件。
SRAM单元200具有单元边界MC，单元边界MC具有沿着第一方向的第一尺寸(例如，沿着x方向的x节距)(诸如单元宽度W)和沿着第二方向的第二尺寸(例如，沿着y方向的y节距)(诸如单元高度H)。在一些实施例中，诸如所描绘的，单元宽度W大于单元高度H。例如，单元宽度W与单元高度H的比率大于1。当SRAM单元200在存储器阵列(诸如存储器阵列12)中重复时，单元宽度W可以表示并且称为沿着x方向的存储器阵列中的存储器单元节距，并且单元高度H可以表示并且称为沿着y方向的存储器阵列中的存储器单元节距。
器件层包括器件组件和/或器件部件，诸如衬底(晶圆)202、设置在衬底202中的n阱204、设置在衬底202中的p阱206A和p阱206B、设置在衬底202上方和/或从衬底202延伸的鳍210A-210F(也称为鳍结构或有源鳍区域)、设置在衬底202中和/或上方的隔离部件215、设置在衬底202和隔离部件215上方的栅极结构220A-220D以及外延源极/漏极部件230A-230J。鳍210A-210F基本上彼此平行取向并且沿着y方向纵向延伸(即，长度限定在y方向上，宽度限定在x方向上，高度限定在z方向上)，并且栅极结构220A-220D基本上彼此平行取向并且沿着x方向纵向延伸(即，长度限定在x方向上，宽度限定在y方向上，高度限定在z方向上，使得栅极结构220A-220D的取向基本上与鳍210A-210F正交)。栅极结构220A包裹鳍210A的第一沟道区域和鳍210B的第一沟道区域，并且设置在外延源极/漏极部件230A和外延源极/漏极部件230B之间，外延源极/漏极部件230A和外延源极/漏极部件230B都设置在鳍210A的源极/漏极区域和鳍210B的源极/漏极区域上方和/或中。栅极结构220B包裹鳍210A的第二沟道区域、鳍210B的第二沟道区域和鳍210C的沟道区域，设置在外延源极/漏极部件230B和外延源极/漏极部件230C之间，外延源极/漏极部件230B和外延源极/漏极部件230C都设置在鳍210A的源极/漏极区域和鳍210B的源极/漏极区域上方和/或中，并且设置在外延源极/漏极部件230D和外延源极/漏极部件230E之间，外延源极/漏极部件230D和外延源极/漏极部件230E都设置在鳍210C的源极/漏极区域上方和/或中。栅极结构220C包裹鳍210D的沟道区域、鳍210E的第一沟道区域和鳍210F的第一沟道区域，设置在外延源极/漏极部件230F和外延源极/漏极部件230G之间，外延源极/漏极部件230F和外延源极/漏极部件230G都设置在鳍210D的源极/漏极区域上方和/或中，并且设置在外延源极/漏极部件230H和外延源极/漏极部件230I之间，外延源极/漏极部件230H和外延源极/漏极部件230I都设置在鳍210E的源极/漏极区域和鳍210F的源极/漏极区域上方和/或中。栅极结构220C还包裹鳍210C的端部区域，使得栅极结构220C邻近外延源极/漏极部件230D设置。栅极结构220D包裹鳍210E的第二沟道区域和鳍210F的第二沟道区域，并且设置在外延源极/漏极部件230I和外延源极/漏极部件230J之间，外延源极/漏极部件230I和外延源极/漏极部件230J都设置在鳍210E的源极/漏极区域和鳍210F的源极/漏极区域上方和/或中。栅极结构220A-220D接合鳍210A-210F的相应沟道区域，使得电流可以在操作期间在相应的外延源极/漏极部件230A-230J和/或鳍210A-210F的相应源极/漏极区域之间流动。栅极结构220A-220D的每个包括金属栅极堆叠件和栅极间隔件。例如，栅极结构220A具有金属栅极堆叠件，该金属栅极堆叠件包括栅极电介质222A、栅电极224A、以及沿着金属栅极堆叠件的侧壁设置的硬掩模226A和栅极间隔件228A。
器件层处的器件组件和/或器件部件组合以形成电子器件。例如，SRAM单元200包括由器件组件和/或器件部件形成在器件层处的六个晶体管，诸如传输门晶体管PG-1、传输门晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。下拉晶体管PD-1和传输门晶体管PG-1是多鳍FinFET(包括例如设置在p阱206A上方并且电连接至p阱206A的鳍210A和鳍210B)，上拉晶体管PU-1是单鳍FinFET(包括例如设置在n阱204上方并且电连接至n阱204的鳍210C)，上拉晶体管PU-2是单鳍FinFET(包括例如设置在n阱204上方并且电连接至n阱204的鳍210D)，并且下拉晶体管PD-2和传输门晶体管PG-2是多鳍FinFET(包括例如设置在p阱206B上方并且电连接至p阱206B的鳍210E和鳍210F)。传输门晶体管PG-1具有设置在源极(例如，外延源极/漏极部件230B)和漏极(例如，外延源极/漏极部件230A)之间的栅极(例如，栅极结构220A)。下拉晶体管PD-1具有设置在源极(例如，外延源极/漏极部件230C)和漏极(例如，外延源极/漏极部件230B)之间的栅极(例如，栅极结构220B)。上拉晶体管PU-1具有设置在源极(例如，外延源极/漏极部件230E)和漏极(例如，外延源极/漏极部件230D)之间的栅极(例如，栅极结构220B)。上拉晶体管PU-2包括设置在源极(例如，外延源极/漏极部件230F)和漏极(例如，外延源极/漏极部件230G)之间的栅极(例如，栅极结构220C)。下拉晶体管PD-2包括设置在源极(例如，外延源极/漏极部件230H)和漏极(例如，外延源极/漏极部件230I)之间的栅极(例如，栅极结构220C)。传输门晶体管PG-2包括设置在源极(例如，外延源极/漏极部件230I)和漏极(例如，外延源极/漏极部件230J)之间的栅极(例如，栅极结构220D)。下拉晶体管PD-1、PD-2、传输门晶体管PG-1、PG-2和/或上拉晶体管PU-1、PU-2的源极/漏极也由外延源极/漏极部件230A-230J下方的鳍210A-210F的相应源极/漏极区域形成。通过这样的配置，下拉晶体管PD-1和上拉晶体管PU-1共享栅极(即下拉晶体管PD-1的栅极和上拉晶体管PU-1的栅极由栅极结构220B的相应部分形成)，下拉晶体管PD-2和上拉晶体管PU-2共享栅极(即，下拉晶体管PD-2的栅极和上拉晶体管PU-2的栅极由栅极结构220C的相应部分形成)，传输门晶体管PG-1和下拉晶体管PD-1共享外延源极/漏极部件230B(即，传输门晶体管PG-1的源极和下拉晶体管PD-1的漏极由外延源极/漏极部件230B形成)，并且传输门晶体管PG-2和下拉晶体管PD-2共享外延源极/漏极部件230I(即传输门晶体管PG-2的源极和下拉晶体管PD-2的漏极由外延源极/漏极部件230I形成)。在所描绘的实施例中，上拉晶体管PU-1、PU-2配置为p型FinFET，并且下拉晶体管PD-1、PD-2和传输门晶体管PG-1、PG-2配置为n型FinFET。在一些实施例中，鳍210A、鳍210B、鳍210E和鳍210F是p掺杂的(例如，p掺杂的硅鳍)；鳍210C和鳍210D是n掺杂的(例如，n掺杂的硅鳍)；外延源极/漏极部件230A-230C和外延源极/漏极部件230H-230J是n掺杂的(例如，掺杂有磷、砷和/或其他n型掺杂剂的硅或碳硅外延源极/漏极)；并且外延源极/漏极部件230D-230G是p掺杂的(例如，掺杂有硼、铟和/或其他p型掺杂剂的硅锗外延源极/漏极)。
CO层包括导电部件，诸如源极/漏极接触件250A-250H(统称为器件层级接触件)，导电部件将器件层连接至V0层的导电部件，诸如栅极通孔260A、栅极通孔260B、对接栅极接触件265A和对接栅极接触件265B以及源极/漏极通孔270A-270F。源极/漏极接触件250A位于外延源极/漏极部件230A和源极/漏极通孔270A之间，物理接触并且连接外延源极/漏极部件230A和源极/漏极通孔270A。源极/漏极接触件250B物理接触并且连接外延源极/漏极部件230B和对接栅极接触件265B。源极/漏极接触件250B还位于外延源极/漏极部件230E和对接栅极接触件265B之间，物理接触并且连接外延源极/漏极部件230E和对接栅极接触件265B。源极/漏极接触件250C位于外延源极/漏极部件230C和源极/漏极通孔270B之间，物理接触并且连接外延源极/漏极部件230C和源极/漏极通孔270B。源极/漏极接触件250D位于外延源极/漏极部件230F和源极/漏极通孔270C之间，物理接触并且连接外延源极/漏极部件230F和源极/漏极通孔270C。源极/漏极接触件250E位于外延源极/漏极部件230E和源极/漏极通孔270D之间，物理接触并且连接外延源极/漏极部件230E和源极/漏极通孔270D。源极/漏极接触件250F位于外延源极/漏极部件230H和源极/漏极通孔270E之间，物理接触并且连接外延源极/漏极部件230H和源极/漏极通孔270E。源极/漏极接触件250G位于外延源极/漏极部件230G和对接栅极接触件265A之间，物理接触并且连接外延源极/漏极部件230G和对接栅极接触件265A。源极/漏极接触件250G还物理接触并且连接外延源极/漏极部件230I和对接栅极接触件265A。源极/漏极接触件250H位于外延源极/漏极部件230J和源极/漏极通孔270F之间，物理接触并且连接外延源极/漏极部件230J和源极/漏极通孔270F。对接栅极接触件265A物理接触栅极结构220B(例如，栅极结构220B的栅电极)和源极/漏极接触件250G，使得栅极结构220B通过对接栅极接触件265A和源极/漏极接触件250G电连接至外延源极/漏极部件230G和外延源极/漏极部件230I。对接栅极接触件265B物理接触栅极结构220C(例如，栅极结构220C的栅电极)和源极/漏极接触件250B，使得栅极结构220C通过对接栅极接触件265B和源极/漏极接触件250B电连接至外延源极/漏极部件230D和外延源极/漏极部件230B。通过这样的接触件层配置，源极/漏极接触件250B电连接下拉晶体管PD-1的漏极和上拉晶体管PU-1的漏极，使得下拉晶体管PD-1和上拉晶体管PU-1的公共漏极可以提供存储节点SN，存储节点SN通过对接栅极接触件265B电连接至上拉晶体管PU-2的栅极和下拉晶体管PD-2的栅极。另外，源极/漏极接触件250G电连接下拉晶体管PD-2的漏极和上拉晶体管PU-2的漏极，使得下拉晶体管PD-2和上拉晶体管PU-2的公共漏极形成存储节点SNB，存储节点SNB通过对接栅极接触件265A和源极/漏极接触件250G电连接至上拉晶体管PU-1的栅极和下拉晶体管PD-1的栅极。
CO层、M1层、M2层、M3层和M4层的导电部件沿着第一路由方向或不同于第一路由方向的第二路由方向路由。例如，第一路由方向是x方向(并且基本上平行于栅极结构220A-220D的纵向方向)，并且第二路由方向是y方向(并且基本上平行于鳍210A-210F的纵向方向)。在所描绘的实施例中，源极/漏极接触件250A-250H具有基本上沿着x方向(即，第一路由方向)的纵向(纵向)方向，并且对接栅极接触件265A、265B具有基本上沿着y方向(即，第二路由方向)的纵向方向。换言之，源极/漏极接触件250A-250H的最长尺寸(例如，长度)沿着x方向，并且对接栅极接触件265A、265B的最长尺寸沿着y方向。源极/漏极接触件250A-250H和对接栅极接触件265A、265B基本上为矩形(即，每个的长度大于其宽度)，但本发明预期源极/漏极接触件250A-250H和/或对接栅极接触件265A、265B具有不同的形状和/或形状的组合以优化和/或改进性能(例如，降低电阻)和/或布局占用面积(例如，降低密度)。源极/漏极接触件250A跨越鳍210A和鳍210B；源极/漏极接触件250B跨越鳍210A、鳍210B和鳍210C；源极/漏极接触件250C跨越鳍210A和鳍210B；源极/漏极接触件250D跨越鳍210D；源极/漏极接触件250E跨越鳍210C；源极/漏极接触件250F跨越鳍210E和鳍210F；源极/漏极接触件250G跨越鳍210D、鳍210E和鳍210F；并且源极/漏极接触件250H跨越鳍210E和鳍210F。在所描绘的实施例中，源极/漏极接触件250A、源极/漏极接触件250D和源极/漏极接触件250F与单元边界MC的上边缘重叠，并且源极/漏极接触件250C、源极/漏极接触件250E和源极/漏极接触件250H与单元边界MC的下边缘重叠。在一些实施例中，源极/漏极接触件250A、源极/漏极接触件250D和源极/漏极接触件250F与两个存储器单元重叠，诸如SRAM单元200和直接在SRAM单元200的上边缘之上并且邻近SRAM单元200的上边缘的存储器单元。在一些实施例中，源极/漏极接触件250C、源极/漏极接触件250E和源极/漏极接触件250H与两个存储器单元重叠，诸如SRAM单元200和直接在SRAM单元200的下边缘下方并且邻近SRAM单元200的下边缘的存储器单元。在进一步所描绘的实施例中，源极/漏极接触件250C也与单元边界MC的左边缘重叠，并且源极/漏极接触件250F也与单元边界MC的右边缘重叠。在一些实施例中，源极/漏极接触件250C与第三存储器单元重叠，诸如直接邻近SRAM单元200的左边缘的存储器单元，和/或源极/漏极接触件250F与第三存储器单元重叠，诸如直接邻近SRAM单元200的右边缘的存储器单元。
V0层的导电部件(诸如栅极通孔260A、栅极通孔260B和源极/漏极通孔270A-270F)将CO层连接至Ml层的导电部件，诸如位线280A、反相位线280B、电连接至第一电压(例如，正电源电压，诸如VDD)的第一电压线(例如，VDD线280C)、字线接合焊盘(例如，字线接合焊盘280D(WL LP1))以及与SRAM单元200的字线对应的字线接合焊盘280E(WL LP2))、与电连接至第二电压(例如，接地电压，诸如VSS)的SRAM单元200的第二电压线对应的电压线接合焊盘(例如，第一VSS接合焊盘280F(第一VSS LP1))和与也电连接至第二电压(例如，VSS)的SRAM单元200的第三电压线对应的电压线接合焊盘(例如，第二VSS接合焊盘280G(第二VSS LP1))。源极/漏极通孔270A位于源极/漏极接触件250A和位线280A之间，物理接触源极/漏极接触件250A和位线280A，并且将源极/漏极接触件250A连接至位线280A，并且源极/漏极通孔270F位于源极/漏极接触件250H和反相位线280B之间，物理接触源极/漏极接触件250H和反相位线280B并且将源极/漏极接触件250H连接至反相位线280B。源极/漏极通孔270C位于源极/漏极接触件250D与VDD线280C之间，物理接触源极/漏极接触件250D与VDD线280C并且将源极/漏极接触件250D连接至VDD线280C，并且源极/漏极通孔270D位于源极/漏极接触件250E与VDD线280C之间，物理接触源极/漏极接触件250E与VDD线280C并切将源极/漏极接触件250E连接至VDD线280C。通过这样的配置，传输门晶体管PG-1的漏极通过源极/漏极接触件250A和源极/漏极通孔270A电连接至位线280A，传输门晶体管PG-2的漏极通过源极/漏极接触件250H和源极/漏极通孔270F电连接至反相位线280B，上拉晶体管PU-1的源极通过源极/漏极接触件250E和源极/漏极通孔270D电连接至VDD线280C，并且上拉晶体管PU-2的源极通过源极/漏极接触件250D和源极/漏极通孔270C电连接至VDD线280C。栅极通孔260A位于栅极结构220A(例如，其栅电极)和字线接合焊盘280D之间，物理接触栅极结构220A和字线接合焊盘280D，并且将栅极结构220A连接至字线接合焊盘280D。栅极通孔260B位于栅极结构220D(例如，其栅电极)和字线接合焊盘280E之间，物理接触栅极结构220D和字线接合焊盘280E并且将栅极结构220D连接至字线接合焊盘280E。源极/漏极通孔270B位于源极/漏极接触件250C和第一VSS接合焊盘280F之间，物理接触源极/漏极接触件250C和第一VSS接合焊盘280F并且将源极/漏极接触件250C连接至第一VSS接合焊盘280F，并且源极/漏极通孔270E位于源极/漏极接触件250F和第二VSS接合焊盘280G之间，物理接触源极/漏极接触件250F和第二VSS接合焊盘280G并且将源极/漏极接触件250F连接至第二VSS接合焊盘280G。
Vl层包括导电部件，诸如通孔285A-285D，该导电部件将Ml层连接至M2层的导电部件，诸如第一字线290A、电压线接合焊盘(例如，第一VSS接合焊盘290B(与第二电压线对应的第一VSS LP2))和与第三电压线对应的电压线接合焊盘(例如，第二VSS接合焊盘290C(第二VSS LP2))。通孔285A位于字线接合焊盘280D与字线290A之间，物理接触字线接合焊盘280D与字线290A并且将字线接合焊盘280D连接至字线290A，并且通孔285B位于字线接合焊盘280E与字线290A之间，物理接触字线接合焊盘280E与字线290A并且将字线接合焊盘280E连接至字线290A。通过这样的配置，传输门晶体管PG-1的栅极通过栅极通孔260A、字线接合焊盘280D和通孔285A电连接至字线290A，并且传输门晶体管PG-2的栅极通过栅极通孔260B、字线接合焊盘280E和通孔285B电连接至字线290A。通孔285C位于第一VSS接合焊盘280F与第一VSS接合焊盘290B之间，物理接触第一VSS接合焊盘280F与第一VSS接合焊盘290B，并且将第一VSS接合焊盘280F连接至第一VSS接合焊盘290B，并且通孔285D位于第二VSS接合焊盘280G与第二VSS接合焊盘290C之间，物理接触第二VSS接合焊盘280G与第二VSS接合焊盘290C并且将第二VSS接合焊盘280G连接至第二VSS接合焊盘290C。
V2层包括导电部件，诸如通孔295A-295C，该导电部件将M2层连接至M3层的导电部件，诸如第一VSS线300A、第二VSS线300B和字线接合焊盘300C(WL LP3)。V3层包括导电部件，诸如通孔305，该导电部件将M3层连接至M4层的导电部件，诸如第二字线310。通孔295A位于第一VSS接合焊盘290B和第一VSS线300A之间，物理接触第一VSS接合焊盘290B和第一VSS线300A，并且将第一VSS接合焊盘290B连接至第一VSS线300A，并且通孔295B位于第二VSS接合焊盘290C和第二VSS线300B之间，物理接触第二VSS接合焊盘290C和第二VSS线300B并且将第二VSS接合焊盘290C连接至第二VSS线300B。通过这样的配置，下拉晶体管PD-1的源极通过源极/漏极接触件250C、源极/漏极通孔270B、第一VSS接合焊盘280F、通孔285A、第一VSS接合焊盘290B和通孔295A电连接至第一VSS线300A，并且下拉晶体管PD-2的源极通过源极/漏极接触件250F、源极/漏极通孔270E、第二VSS接合焊盘280G、通孔285D、第二VSS接合焊盘290C和通孔295B电连接至第二VSS线300B，使得下拉晶体管PD-1的源极和下拉晶体管PD-2的源极都电连接至接地电压和/或参考电压，诸如VSS。通孔295C位于第一字线290A与字线接合焊盘300C之间，物理接触第一字线290A与字线接合焊盘300C并且将第一字线290A连接至字线接合焊盘300C，并且通孔305位于字线接合焊盘300C与第二字线310之间，物理接触字线接合焊盘300C与第二字线310并且将字线接合焊盘300C连接至第二字线310。通过这种配置，第一字线290A通过通孔295C、字线接合焊盘300C和通孔305电连接至第二字线310，使得传输门晶体管PG-1的栅极和传输门晶体管PG-2的栅极电连接至第一字线290A和第二字线310。
在SRAM单元200中，奇数金属层(即M1层和M3层)的金属线沿着y方向(即第二路由方向)路由，并且偶数金属层(即，M2层和M4层)的金属线沿着x方向(即第一路由方向)路由。例如，位线280A、反相位线280B、VDD线280C、字线接合焊盘280D、字线接合焊盘280E、第一VSS接合焊盘280F和第二VSS接合焊盘280G具有基本沿着y方向的纵向方向；第一字线290A、第一VSS接合焊盘290B和第二VSS接合焊盘290C具有基本沿着x方向的纵向方向；第一VSS线300A、第二VSS线300B和字线接合焊盘300C具有基本沿着y方向的纵向方向；并且第二字线310具有基本沿着x方向的纵向方向。换言之，位线280A、反相位线280B、VDD线280C、字线接合焊盘280D、字线接合焊盘280E、第一VSS接合焊盘280F、第二VSS接合焊盘280G、第一VSS线300A、第二VSS线300B和字线接合焊盘300C的最长尺寸(例如，长度)沿着y方向，并且第一字线290A、第一VSS接合焊盘290B、第二VSS接合焊盘290C和第二字线310的最长尺寸沿着x方向。M1层、M2层、M3层和M4层的金属线基本上为矩形(即，每个的长度大于其宽度)，但是本发明预期M1层、M2层、M3层、和/或M4层具有不同形状和/或形状组合以优化和/或改进性能(例如，降低电阻)和/或布局占用面积(例如，降低密度)。
“接合焊盘”通常是指金属层中的金属线，为SRAM单元200提供中间的局部互连，诸如(1)器件层级部件(例如，栅极或源极/漏极)与位线(例如，位线280A和/或反相位线280B)、字线(例如，第一字线290A和/或第二字线310)或SRAM单元200的电压线(例如，VDD线280C、第一VSS线300A和/或第二VSS线300B)之间的中间局部互连或(2)位线、字线或电压线之间的中间局部互连。例如，M2层中的第一字线290A分别通过字线接合焊盘280D(M1层中)和字线接合焊盘280E(M1层中)连接至器件层DL中的传输门晶体管PG-1、PG-2的栅极；M3层中的第一VSS线300A通过第一VSS接合焊盘290B(M2层中)和第一VSS接合焊盘280F(M1层中)连接至器件层DL中的下拉晶体管PD-1的源极；M3层中的第二VSS线300B通过第二VSS接合焊盘290C(M2层中)和第二VSS接合焊盘280G(M1层中)连接至器件层DL中的下拉晶体管PD-2的源极；并且M4层的第二字线310通过字线接合焊盘300C(M3层中)连接至M2层中的第一字线290A。SRAM单元200的接合焊盘具有足够大的纵向尺寸以为它们上面的通孔提供足够的接合面积(并且因此最小化覆盖问题并且提供更大的图案化灵活性)并且小于SRAM单元200的位线、字线和/或电压线的纵向尺寸。在所描绘的实施例中，SRAM单元200的接合焊盘的尺寸小于SRAM单元200的尺寸，诸如小于单元宽度W的沿着x方向的尺寸和小于单元高度H的沿着y方向的尺寸，而SRAM单元200的位线、字线和电压线的尺寸大于SRAM单元200的尺寸，诸如大于单元宽度W的沿着x方向的尺寸和/或大于单元高度H的沿着y方向的尺寸。例如，在M1层中，位线280A、反相位线280B和VDD线280C具有大于单元高度H的沿着y方向的长度，而字线接合焊盘280D、字线接合焊盘280E、第一VSS接合焊盘280F和第二VSS接合焊盘280G具有小于单元高度H的沿着y方向的长度。在另一示例中，在M2层，第一字线290A具有大于单元宽度W的沿着x方向的长度，而第一VSS接合焊盘290B和第二VSS接合焊盘290C具有小于单元宽度W的沿着x方向的长度。在又一示例中，在M3层中，第一VSS线300A和第二VSS线300B具有大于单元高度H的沿着y方向的长度，而字线接合焊盘300C具有小于单元高度H的沿着y方向的长度。在一些实施例中，位线280A的长度和/或反相位线280B的长度足以允许列中的多个SRAM单元电连接至位线280A和/或反相位线280B。在一些实施例中，VDD线280C的长度足以允许列中的多个SRAM单元电连接至VDD线280C。在一些实施例中，第一字线290A的长度和/或第二字线310的长度足以允许将行中的多个SRAM单元电连接至第一字线290A和/或第二字线310。在一些实施例中，第一VSS线300A的长度和/或第二VSS线300B的长度足以允许列中的多个SRAM单元电连接至第一VSS线300A和/或第二VSS线300B。
随着SRAM单元尺寸缩小以在缩放的IC技术节点(诸如20nm节点到10nm节点到3nm节点及以下)上实现具有更快操作速度的SRAM单元(例如，通过减小电信号传播的距离)，位线电容和/或位线电阻已成为影响SRAM性能的重要因素。例如，缩小SRAM单元尺寸应该会导致电阻电容(RC)延迟减小，RC延迟通常表示由于电阻(R)(即材料对电流流动的阻碍)和电容(C)(即材料存储电荷的能力)的乘积导致的通过IC的电信号速度延迟。然而，随着SRAM单元尺寸的缩小(和SRAM单元密度的增大)，已经观察到位线电容和/或位线电阻随着位线尺寸和/或位线间距减小而增大，从而不期望地增加RC延迟并且降低SRAM速度，诸如写入/读取速度。因此必须考虑位线电容和位线电阻之间的权衡以优化SRAM性能。例如，由于位线电容随着位线和器件层之间的互连(例如，接触件、通孔和/或金属线)数量的增加而增大，并且路由密度通常随着MLI部件的金属化水平降低(即，M1层的路由密度大于M2层的路由密度或M3层的路由密度)而增大，放置在MLI部件(即M1层)的最下部金属化层的位线可能会降低位线电容，但增大位线电阻(例如，只需要一个通孔来连接位线和传输门晶体管的漏极，但需要更窄和/或更细的位线以满足更高的路由规范)，同时放置在MLI部件(例如，M2层或M3层)的更高金属化层级中的位线可以增大位线电容但降低位线电阻(例如，通过需要多于一个通孔和至少一个接合焊盘来连接位线和传输门晶体管的漏极，但允许更宽和/或更厚的位线以满足比M1层的路由密度规范低的路由密度规范)。
SRAM单元200通过将位线(这里，位线280A和反相位线280B)放置在Ml层中来解决这些挑战，Ml层是衬底202上方的MLI部件的最下部金属化层，以最小化位线电容，并且将位线配置为M1层的最宽金属线，以最小化位线电阻。例如，位线280A和反相位线280B的每个具有宽度W1，VDD线280C具有宽度W2，字线接合焊盘280D和字线接合焊盘280E的每个具有宽度W3，并且第一VSS接合焊盘280F和第二VSS接合焊盘280G的每个具有宽度W4，其中宽度W1是M1层中的金属线的最宽、最大宽度，并且宽度W2、宽度W3和宽度W4均小于宽度W1。在一些实施例中，宽度W1与宽度W2的比率(即，W1:W2)为约1.1至约2，宽度W1与宽度W3的比率(即，W1:W3)为约1.1至约2，和/或宽度W1与宽度W4的比率(即，W1:W4)为约1.1到约2。小于约1.1的位线/其他M1线的宽度比率可能无法提供具有足够宽度的位线以减小位线电阻，从而降低SRAM性能，诸如写入能力(例如，更高的位线电阻会导致更差(即更大)的位线IR下降)，而大于约2的位线/其他M1线的宽度比率可能提供具有增大位线电阻的宽度的位线(即，位线太宽)和/或可能影响单元尺寸(即，可能需要更大的单元尺寸以解决更大的宽度比率)，这两者都会降低SRAM性能，诸如读取速度。在一些实施例中，宽度W1与宽度W2的比率为约1.1至约1.4，宽度W1与宽度W3的比率为约1.1至约1.4，和/或宽度W1与宽度W4的比率(即，W1：W4)约为1.1到约1.4，以优化SRAM性能。在所描绘的进一步实施例中，VDD线280C具有SRAM单元200的M1层中的金属线的最小宽度(即，宽度W2也小于宽度W3和宽度W4)。在一些实施例中，宽度W2大于宽度W3和/或宽度W4。在一些实施例中，宽度W2与宽度W3和/或宽度W4基本相同。宽度W3大于、小于或基本上等于宽度W4。在一些实施例中，字线接合焊盘280D和字线接合焊盘280E具有不同的宽度。在一些实施例中，第一VSS接合焊盘280F和第二VSS接合焊盘280G具有不同的宽度。
通过将位线280A和反相位线280B放置在Ml层中来减小位线电容，同时通过将位线280A和反相位线280B配置为Ml层的最宽金属线来减小位线电阻，为SRAM单元200提供了与传统SRAM单元相比优化的电气特性和SRAM单元密度。在一些实施例中，通过将位线280A和/或反相位线280B配置为M1层的最宽金属线而提供的位线电阻降低，降低了位线IR下降(即，当电流流过位线时，位线两端的电压降)，这会提高SRAM读取/写入速度和/或降低SRAM读取/写入所需的最低工作电压(Vmin)。例如，在写入期间，诸如用于将逻辑0写入存储节点SN的写入期间，传输门晶体管PG-1需要支配上拉晶体管PU-1以使位线BL(0)上的电压下降,而不是停留在电源电压VDD。具有大IR下降的位线降低了传输门晶体管PG-1的驱动能力，从而需要更高的最小工作电压。相比之下，因为位线280A和/或反相位线280B放置和配置在SRAM单元200内以表现出最小电阻，所以位线280A和/或反相位线280B表现出比在常规SRAM单元的位线中观察到的那些更低的IR下降，从而提高SRAM性能。
SRAM单元200的通孔(诸如栅极通孔260A、栅极通孔260B、源极/漏极通孔270A-270F、通孔285A-285D、通孔295A-295C和通孔305)基本上是方形和/或圆形(即，每个沿着x方向的尺寸与沿着y方向的尺寸基本相同)。SRAM单元200的通孔可以具有不同尺寸、不同形状和/或尺寸和/或形状的组合以优化和/或提高性能(例如，降低电阻)和/或布局占用面积(例如，降低SRAM单元200的密度和/或尺寸)。在所描绘的实施例中，与SRAM单元200的VSS线对应的源极/漏极通孔(诸如源极/漏极通孔270B和源极/漏极通孔270E)基本上为矩形和/或椭圆形(即，每个的沿着x方向的尺寸D1与沿着y方向的尺寸D2不同)以降低与从下拉晶体管PD-1、PD-2的源极到M1层的互连结构(即将外延源极/漏极部件230C连接至第一VSS接合焊盘280F的源极/漏极接触件250C和源极/漏极通孔270B，以及将外延源极/漏极部件230H连接至第二VSS接合焊盘280G的源极/漏极接触件250F和源极/漏极通孔270E)相关联的接触电阻。这种源极/漏极通孔也可以称为槽形通孔。在一些实施例中，尺寸D1与尺寸D2的比率(即，D1:D2)为约1.5至约3。小于约1.5的与VSS线对应的源极/漏极通孔的最长尺寸/最短尺寸比率为源极/漏极通孔提供圆形或类似圆形的形状，这会增大电阻和/或对临界尺寸精度产生负面影响。大于约3的与VSS线对应的源极/漏极通孔的最长尺寸/最短尺寸比率会对位线宽度产生负面影响。例如，随着尺寸D1增大以提供大于约3的源极/漏极通孔270B、270E的最长尺寸/最短尺寸比率，源极/漏极通孔270B、270E将开始延伸进入M1层的位线区/区域(诸如位线280A和反相位线280B位于M1层内的区/区域)并且与M1层的位线区/区域重叠。位线宽度(例如，宽度W1)因此将不期望地减小以适应大于约3的最长尺寸/最短尺寸比率，例如，以防止源极/漏极通孔270B和位线280A的不期望的电连接和/或源极/漏极通孔270E和反相位线280B的不期望的电连接。此外，当最长尺寸/最短尺寸比率大于约3时，可以增大M1接合焊盘的宽度，诸如第一VSS接合焊盘280F和第二VSS接合焊盘280G的宽度W4，以确保M1接合焊盘和源极/漏极通孔270B、270E的正确电连接或改善M1接合焊盘和源极/漏极通孔270B、270E的覆盖，这也可能需要不期望地减小位线宽度。小于约3的源极/漏极通孔的最长尺寸/最短尺寸比率因此使源极/漏极通孔电阻最小化，同时适应位线宽度，诸如本文所公开的，使位线电阻减小最大化。在一些实施例中，与SRAM单元200的VSS线对应的源极/漏极接触件(诸如源极/漏极接触件250C和源极/漏极接触件250F)也配置有长度与宽度的比率，这可以进一步降低与从下拉晶体管PD-1、PD-2的源极到M1层的互连结构相关联的接触电阻。例如，源极/漏极接触件250C和/或源极/漏极接触件250F的沿着x方向的长度与源极/漏极接触件250C和/或源极/漏极接触件250F的沿着y方向的宽度的比率(即，L/W)大于约3。在一些实施例中，邻近的SRAM单元可以与VSS线共享互连，诸如源极/漏极接触件(例如，与VSS线对应的源极/漏极接触件250C、250F和/或源极/漏极通孔270B、270E)。在这样的实施例中，小于约3的与VSS线对应的源极/漏极接触件的长度/宽度比率可以不延伸到与邻近的SRAM单元共享的单元边界MC。在一些实施例中，大于约3的与VSS线对应的源极/漏极接触件的长度/宽度比率可以确保源极/漏极接触件250C、250F延伸超出单元边界MC进入邻近的SRAM单元。
本发明预期SRAM单元200的通孔和金属线的各种布置。在所描绘的实施例中，Ml层中的位线280A、反相位线280B和VDD线280C跨越单元高度H并且重叠并延伸超出单元边界MC的上边缘和下边缘；M2层中的第一字线290B跨越单元宽度W并且重叠延伸超出单元边界MC的左边缘和右边缘；M3层中的第一VSS线300A和第二VSS线300B跨越单元高度H并且重叠并延伸超出单元边界MC的上边缘和下边缘；并且M4层中的第二字线310跨越单元宽度W并且重叠并延伸超出单元边界MC的左边缘和右边缘。在这样的实施例中，位线280A、反相位线280B、VDD线280C、第一VSS线300A和第二VSS线300B可以与三个存储器单元重叠，诸如SRAM单元200、位于SRAM单元200正上方并且邻近SRAM单元200的SRAM单元以及位于SRAM单元200正下方并且邻近SRAM单元200的SRAM单元。在这样的实施例中，第一字线290B和第二字线310可以与三个存储器单元重叠，诸如SRAM单元200、直接位于SRAM单元200左侧并且邻近SRAM单元200的SRAM单元以及直接位于SRAM单元200右侧并且邻近SRAM单元200的SRAM单元。在描述的进一步实施例中，源极/漏极通孔270A、源极/漏极通孔270C、源极/漏极通孔270E、第二VSS接合焊盘280G、通孔285D、第二VSS接合焊盘290C和通孔295B与单元边界MC的上边缘重叠；源极/漏极通孔270B、源极/漏极通孔270D、源极/漏极通孔270F、第一VSS接合焊盘280F、通孔285C、第一VSS接合焊盘290B和通孔295A与单元边界MC的下边缘重叠；栅极通孔260A、源极/漏极通孔270B、字线接合焊盘280D、第一VSS接合焊盘280F、通孔285A、第一VSS接合焊盘290B和通孔295A与单元边界MC的左边缘重叠；并且栅极通孔260B、源极/漏极通孔270E、字线接合焊盘280E、第二VSS接合焊盘280G、通孔285B、第二VSS接合焊盘290C和通孔295B与单元边界MC的右边缘重叠。在这样的实施例中，源极/漏极通孔270A和源极/漏极通孔270C可以与两个存储器单元重叠，诸如SRAM单元200和位于SRAM单元200正上方并且邻近SRAM单元200的SRAM单元；源极/漏极通孔270D和源极/漏极通孔270F可以与两个存储器单元重叠，诸如SRAM单元200和位于SRAM单元200正下方并且邻近SRAM单元200的SRAM单元；栅极通孔260A、字线接合焊盘280D和通孔285A可以与两个存储器单元重叠，诸如SRAM单元200和直接位于SRAM单元200左侧并且邻近SRAM单元200的SRAM单元；并且栅极通孔260B、字线接合焊盘280E和通孔285B可以与两个存储器单元重叠，诸如SRAM单元200和直接位于SRAM单元200右侧并且邻近SRAM单元200的SRAM单元。在这样的实施例中，源极/漏极通孔270E，第二VSS接合焊盘280G、通孔285D、第二VSS接合焊盘290C和通孔295B可以与四个存储器单元重叠，诸如SRAM单元200、直接位于SRAM单元200右侧并且邻近SRAM单元200的SRAM单元、位于SRAM单元200正上方并且邻近SRAM单元200的SRAM单元，以及与SRAM单元200直接对角并且邻近SRAM单元200的SRAM单元(例如，与直接右侧的SRAM单元和正上方的SRAM单元共享单元边界的SRAM单元)。在这样的实施例中，源极/漏极通孔270B、第一VSS接合焊盘280F、通孔285C、第一VSS接合焊盘290B和通孔295A可以与四个存储器单元重叠，诸如SRAM单元200、直接位于SRAM单元200左侧并且邻近SRAM单元200的SRAM单元、位于SRAM单元200正下方并且邻近SRAM单元200的SRAM单元，以及与SRAM单元200直接对角并且邻近SRAM单元200的SRAM单元(例如，与直接左侧的SRAM单元和正下方的SRAM单元共享单元边界的SRAM单元)。
与单字线结构相比，配置具有双字线结构(即M2层中的第一字线290A和M4层中的第二字线310，两者电连接至传输门晶体管PG-1和传输门晶体管PG-2)的SRAM单元200可以通过降低字线电阻来进一步优化SRAM性能。在一些实施例中，已经观察到，两条平行且电连接在一起的金属字线可以将字线电阻降低至少50％。例如，如果M2层中的第一字线290A的电阻为1X，M4层中的第二字线310的电阻为0.8X，则将M2层中的第一字线290A与M4层中的第二字线310堆叠和连接以提供双字线结构可以提供约0.444X(例如，1/(1/1+1/0.8)X≈0.444X)的等效字线电阻。第一字线290A与第二字线310之间的互连结构(此处由通孔295C、字线接合焊盘300C和通孔305形成)在下文中称为字线条、字线条模块和/或字线拾取区域。在所描绘的实施例中，SRAM单元200包括位于VDD线280C之上的SRAM单元200的中央区域中的单个字线条。在一些实施例中，SRAM单元200包括连接第一字线290A和第二字线310的多个字线条。在一些实施例中，字线条不位于SRAM单元200中，而是位于与SRAM单元200共享双字线结构的SRAM单元中。例如，在SRAM单元200并入具有以行和列布置的SRAM单元的存储器阵列的情况下，字线条可以位于与SRAM单元200相同的行中的SRAM单元中。这在图7中描绘，图7是根据本发明的各个方面的具有双字线结构的基于SRAM的存储器400的局部图解平面图。为了清楚和简单起见，图1中的存储器100和图7中的存储器400的相似部件由相同的附图标记表示。在图7中，存储器阵列12是4×8的SRAM阵列(即，四列，八行)，其中每行在一对边缘单元30之间具有四个SRAM单元200，并且每列在一对边缘单元30之间具有八个SRAM单元200。SRAM单元200的每行共享第一字线，诸如M2层处的第一字线290A，以及第二字线，诸如M4层处的第二字线310，其中每行具有位于行的至少一个SRAM单元200(即位单元)中的字线条和位于该行的至少一个边缘单元30中的字线条。例如，行R1-R8中的每个具有位于其SRAM单元200中的一个中的相应字线条410A(即，行中的四个SRAM单元200共享第一字线、第二字线和相应字线条410A)和位于其边缘单元30中的一个中的相应字线条410B。在所描绘的实施例中，行R1-R8中的每个具有位于两个相应边缘单元30中的相应字线条410B。在每行具有多于四个SRAM单元200的实施例中，则可以形成字线条，并且由行中的每四个SRAM单元、行中的每八个SRAM单元或行中的其他数量的SRAM单元共享。在一些实施例中，字线条410A布置在不同的列中。在一些实施例中，字线条410A布置在相同的列中。在图7中，列C1具有一条字线条410A，列C2具有两条字线条410A，列C3具有三条字线条410A，并且列C4具有两条字线条410A，其中字线条410A沿着y方向不直接邻近SRAM单元200。本发明预期存储器阵列12中的字线条410A的任何配置。为了清楚起见，已经简化了图7以更好地理解本发明的发明构思。可以在存储器400中添加附加部件，并且可以在存储器400的其他实施例中替换、修改或消除上述的一些部件。
与单VSS线结构相比，配置具有双VSS线结构的SRAM单元200可以通过降低VSS线电阻来进一步优化SRAM性能。在一些实施例中，类似于双字线结构，已经观察到两条平行且电连接在一起的金属VSS线可以将VSS线电阻降低至少50％。图8A至图8C是根据本发明的各个方面的具有双VSS线结构的基于SRAM的存储器的各个层的各个顶视平面图。图8A是根据本发明的各个方面的基于SRAM的存储器的部分或整体的M2层、V2层、M3层、V3层和M4层(例如，M2/V2/M3/V3/M4)中的导电部件的顶部平面图；图8B是根据本发明的各个方面的基于SRAM的存储器的部分或整体的M2层、V2层和M3层(例如，M2/V2/M3)中的导电部件的顶视平面图；并且图8C是根据本发明的各个方面的基于SRAM的存储器的部分或整体的M3层、V3层和M4层(例如，M3/V3/M4)中的导电部件的顶视平面图。为了清楚起见，已经简化了图8A至图8C以更好地理解本发明的发明构思。可以在基于SRAM的存储器中添加附加部件，并且可以在基于SRAM的存储器的其他实施例中替换、修改或消除下面描述的一些部件。
在图8A至图8C中，SRAM单元200是存储器阵列的部分，存储器阵列还包括SRAM单元200-1、SRAM单元200-2、SRAM单元200-3、SRAM单元200-4、SRAM单元200-5、SRAM单元200-6和SRAM单元200-7，它们中的每个可以配置为类似于SRAM单元200。描绘了存储器阵列的两个紧邻的列(例如，列N和列N+1，其中N是存储器阵列内的列的数)和四个紧邻的行(例如，行M、行M+1、行M+2和行M+3，其中M是存储器阵列内的行的数)，其中SRAM单元200位于行M、列N处。M2层包括SRAM单元200的第一字线290A，第一字线290A沿着行M连续延伸，使得第一字线290A由SRAM单元200和SRAM单元200-4共享；第一字线290D，沿着行M+1连续延伸，使得第一字线290D由SRAM单元200-1和SRAM单元200-5共享；第一字线290E，沿着行M+2连续延伸，使得第一字线290E由SRAM单元200-2和SRAM单元200-6共享；以及第一字线290F，沿着行M+3连续延伸，使得第一字线290F由SRAM单元200-3和SRAM单元200-7共享。通过这样的配置，存储器阵列的每个SRAM单元具有相应的第一字线(例如，第一字线290A、第一字线290D、第一字线290E或第一字线290F)，第一字线通过位于M2层下方的相应第一字线互连结构电连接至相应的下拉晶体管PD-1的栅极和相应的下拉晶体管PD-2的栅极，第一字线互连结构包括V0层中的栅极通孔、M1层中的字线接合焊盘以及V1层中的通孔。
M3层包括SRAM单元200的第一VSS线300A，第一VSS线300A沿着y方向连续延伸，使得第一VSS线300A由列N的SRAM单元(这里，SRAM单元200、SRAM单元200-1、SRAM单元200-2和SRAM单元200-3)共享；SRAM单元200的第二VSS线300B，第二VSS线300B沿着y方向连续延伸，使得第二VSS线300B由列N的SRAM单元和列N+1的SRAM单元共享(这里，SRAM单元200-4，SRAM单元200-5、SRAM单元200-6和SRAM单元200-7；以及第一VSS线300D，沿着y方向连续延伸，使得第一VSS线300D由列N+1的SRAM单元共享。第二VSS线300B与列N中的SRAM单元的单元边界和列N+1中的SRAM单元的单元边界之间的界面重叠。通过这种配置，存储器阵列的每个SRAM单元具有分别通过M3层下面的VSS互连结构电连接至相应的下拉晶体管PD-1的源极和相应的下拉晶体管PD-2的源极的相应的第一VSS线(例如，第一VSS线300A或第一VSS线300D)和相应第二VSS线(例如，第二VSS线300B),其中每个VSS互连结构包括CO层中的源极/漏极接触件、V0层中的源极/漏极通孔、M1层中的第一VSS接合焊盘、V1层中的通孔、M2层中的第二VSS接合焊盘以及V2层中的通孔。在图8A至图8C中，描绘了M2层到V2层中的VSS互连结构的部分，诸如由SRAM单元200和SRAM单元200-1共享的第一VSS互连结构，第一VSS互连结构包括第一VSS接合焊盘290B(第一VSS LP2)和通孔295A；由SRAM单元200和SRAM单元200-4共享的第二VSS互连结构，第二VSS互连结构包括第二VSS接合焊盘290C(第二VSS LP2)和通孔295B；由SRAM单元200-2和SRAM单元200-3共享的第一VSS互连结构，第一VSS互连结构包括第一VSS接合焊盘290G(第一VSS LP2)和通孔295D；由SRAM单元200-3和SRAM单元200-7共享的第二VSS互连结构，第二VSS互连结构包括第二VSS接合焊盘290H(第二VSS LP2)和通孔295E；由SRAM单元200-4和SRAM单元200-5共享的第一VSS互连结构，第一VSS互连结构包括第一VSS接合焊盘290I(第一VSS LP2)和通孔295F；由SRAM单元200-5和SRAM单元200-6共享的第二VSS互连结构，第二VSS互连结构包括第二VSS接合焊盘290J(第二VSS LP2)和通孔295G；以及由SRAM单元200-6和SRAM单元200-7共享的第一VSS互连结构，第一VSS互连结构包括第一VSS接合焊盘290K(第一VSS LP2)和通孔295H。
M4层包括SRAM单元200的第二字线310，第二字线310沿着行M连续延伸，使得第二字线310由SRAM单元200和SRAM单元200-4共享；第二字线310A，沿着行M+1连续延伸，使得第二字线310A由SRAM单元200-1和SRAM单元200-5共享；第二字线310B，沿着行M+2连续延伸，使得第二字线310B由SRAM单元200-2和SRAM单元200-6共享；以及第二字线310C，沿着行M+3连续延伸，使得第二字线310C由SRAM单元200-3和SRAM单元200-7共享。通过这样的配置，存储器阵列的每个SRAM单元具有通过M2层和M4层之间的字线条电连接至相应的第一字线(例如，第一字线290A、第一字线290D、第一字线290E或第一字线290F)的相应第二字线(例如，第二字线310、第二字线310A、第二字线310B或第二字线310C)，每个字线条包括V2层中的通孔、M3层中的字线接合焊盘以及V3层中的通孔。在图8A至图8C中，字线条由SRAM单元200和SRAM单元200-4共享，该字线条包括通孔295C、字线接合焊盘300C和通孔305；字线条由SRAM单元200-1和SRAM单元200-5共享，该字线条包括通孔295I、字线接合焊盘300E和通孔305A；字线条由SRAM单元200-2和SRAM单元200-6共享，该字线条包括通孔295J、字线接合焊盘300F和通孔305B；并且字线条由SRAM单元200-3和SRAM单元200-7共享，该字线条包括通孔295K、字线接合焊盘300G和通孔305C。字线接合焊盘300E、字线接合焊盘300F和字线接合焊盘300G形成M3层的部分。通孔305A、通孔305B和通孔305C形成V3层的部分。
为了给存储器提供电源网格，每个SRAM单元还具有M4层中的第三VSS线，第三VSS线电连接至其相应的第一VSS线和其相应的第二VSS线。例如，M4层包括第三VSS线320，第三VSS线320通过VSS阱条(此处，通孔305D)电连接至第一VSS线300A，通过VSS阱条(此处，通孔305E)电连接至第一VSS线300D，并且通过VSS阱条(此处，通孔305F)电连接至第二VSS线300B。通孔305D、通孔305E和通孔305F形成V3层的部分。利用通孔305D-305E将M3层中的VSS线(例如，第一VSS线300A、第二VSS线300B和第一VSS线300D)互连至M4层中的VSS线(例如，第三VSS线320)提供双VSS线结构(也称为电源网格)，双VSS线结构可以降低VSS线电阻。第三VSS线320沿着x方向(即第一路由方向)路由并且连续延伸，使得第三VSS线320的纵向方向基本沿着x方向(并且基本平行于M4层的第二字线)。在所描绘的实施例中，第三VSS线320与行M+1中的SRAM单元的单元边界和行M+2中的SRAM单元的单元边界之间的界面重叠，并且由八个SRAM单元(即，SRAM单元200、SRAM单元200-1、SRAM单元200-2、SRAM单元200-3、SRAM单元200-4、SRAM单元200-5、SRAM单元200-6和SRAM单元200-7)共享。在所描绘的进一步实施例中，第三VSS线320位于第二字线310A和第二字线310B之间，使得第三VSS线320布置在每两条第二字线之间。在一些实施例中，第三VSS线放置在每对第二字线、每两条第二字线、每四条第二字线、每八条第二字线或其他数量的第二字线之间。在一些实施例中，列(例如，列N或列N+1)中的四个SRAM单元共享第三VSS线。在一些实施例中，列中的两个SRAM单元共享第三VSS线。在一些实施例中，列中的另一数量的SRAM单元共享第三VSS线。在所描绘的实施例中，第三VSS线320的宽度小于第二字线的宽度。在一些实施例中，第三VSS线320的宽度是M4层中最窄的金属线。在一些实施例中，第三VSS线320的宽度大于第二字线的宽度。
在一些实施例中，SRAM单元200制造在与逻辑单元(通常称为标准单元)相同的晶圆上。在这样的实施例中，SRAM单元200的M1层和逻辑单元的M1层可以配置为优化SRAM性能和逻辑密度(协同优化)。例如，图9A是根据本发明的各个方面的SRAM单元200的部分或整体的M1层中的导电部件的顶视平面图和沿着图9A的线A-A的SRAM单元200的M1层中的导电部件的截面图，并且图9B是根据本发明的各个方面的逻辑单元的部分或整体的M1层中的导电部件的顶视平面图和沿着图9B的线A-A的逻辑单元的M1层中的导电部件的截面图。逻辑单元具有单元边界LC，单元边界LC具有沿着第一方向的第一尺寸，诸如单元宽度CW(例如，沿着x方向的x节距)以及沿着第二方向的第二尺寸，诸如单元高度CH(例如，沿着y方向的y节距)。在一些实施例中，诸如所描绘的，单元宽度CW小于单元宽度W，并且单元高度CH大于单元高度H。逻辑单元的M1层包括电连接至器件层的金属线，诸如VDD线410A、VSS线410B、金属线410C、金属线410D、金属线410E和金属线410F。逻辑单元的器件层包括晶体管，诸如NFET和PFET，每个晶体管的栅极设置在源极和漏极之间，其中逻辑单元的M1层电连接至晶体管的至少一个栅极、至少一个源极和/或至少一个漏极。在一些实施例中，逻辑单元的晶体管的栅极沿着与SRAM单元200中的栅极相同的方向(即x方向)纵向延伸，并且逻辑单元的M1层的金属线具有基本垂直于栅极纵向方向的路由方向(即，VDD线410A、VSS线410B和金属线410C-410F沿着y方向纵向延伸)。金属线410C-410F(也称为单元内M1线)具有节距P，节距P是逻辑单元的M1层中的金属线的最小(最小)节距。逻辑单元的M1层的金属线(例如，VDD线410A、VSS线410B和金属线410C-410F)沿着z方向具有厚度T1。厚度T1大于节距P以降低和最小化逻辑单元中的M1层的金属线的电阻。在一些实施例中，厚度T1与节距P的比率(即，T1:P)为约1.05至约2。小于约1.05的厚度/节距比率可能无法提供期望的金属电阻降低，而大于约2的厚度/节距比率可能提供对于与常规接触镶嵌制造工艺无缝集成而言太大的金属高宽比(即，金属厚度与金属宽度的比率)。SRAM单元200的M1层的金属线(例如，位线280A、反相位线280B、VDD线280C、字线接合焊盘280D、字线接合焊盘280E、第一VSS接合焊盘280F和/或第二VSS接合焊盘280F)沿着z方向具有厚度T2。在一些实施例中，厚度T2与厚度T1基本相同以降低SRAM单元200的M1层中的电阻。在这样的实施例中，SRAM单元200的M1层和逻辑单元的M1层可以同时制造，其中在一些实施例中，厚度T2和厚度T1之间可能由负载效应(诸如与蚀刻、平坦化等相关联的负载效应)导致的任何差异小于约10％。在一些实施例中，厚度T2小于SRAM单元200的M1层中的金属线的最小节距。在一些实施例中，厚度T2大于SRAM单元200的M1层中的金属线的最小节距。在一些实施例中，厚度T2与SRAM单元200的M1层中的金属线的最小节距基本相同。为了清楚起见，已经简化了图9A和图9B以更好地理解本发明的发明构思。可以在SRAM单元200和/或逻辑单元中添加附加部件，并且可以在SRAM单元200和/或逻辑单元的其他实施例中替换、修改或消除下面描述的一些部件。
在一些实施例中，可以向SRAM单元200的布局添加割阶以通过增加M1层至M4层中的金属线的部分的横截面积并且从而降低这些金属线的电阻来进一步优化SRAM性能。例如，可以在M1层处的VDD线和/或M2层处的第一字线中添加割阶，使得与沿着其长度具有基本均匀宽度的VDD线和/或第一字线相比，VDD线和/或第一字线沿着其长度具有变化的宽度并且表现出较小的电阻(因为其更大的横截面积)。图10是根据本发明的各个方面的SRAM单元500的部分或整体的顶部平面图，SRAM单元500具有宽度变化的VDD线和字线。图11A至图11E是根据本发明的各个方面的图10的SRAM单元500的各个层的各种顶视平面图。例如，图11A是根据本发明的各个方面的SRAM单元500的部分或整体的器件层和CO层和V0层(例如，DL/CO/V0)中的导电部件的顶视平面图；图11B是根据本发明的各个方面的SRAM单元500的部分或整体的V0层、M1层和V1层(例如，V0/M1/V1)中的导电部件的顶视平面图；图11C是根据本发明的各个方面的SRAM单元500的部分或整体的V1层、M2层和V2层(例如，V1/M2/V2)中的导电部件的顶视平面图；图11D是根据本发明的各个方面的SRAM单元500的部分或整体的V2层、M3层和V3层(例如，V2/M3/V3)中的导电部件的顶视平面图；并且图11E是根据本发明的各个方面的SRAM单元500的部分或整体的M3层、V3层和M4层(例如，M3/V3/M4)中的导电部件的顶视平面图。为了清楚和简单起见，图5A、图5B和图6A至图6E中的SRAM单元200与图10和图11A至图11E中的SRAM单元500的相似部件由相同的参考数字标记。SRAM单元500可以在图1的存储器10和/或图7的存储器400中实现。在一些实施例中，SRAM单元500的部件配置为提供SRAM电路，诸如图2和/或图3中所描绘的。在一些实施例中，SRAM单元500配置为具有电源网格，诸如参考图8A至图8C所描绘和描述的，和/或具有相对于逻辑单元的尺寸，诸如参考图9A和图9B所描绘和描述的。为了清楚起见，已经简化了图10和图11A至图11E以更好地理解本发明的发明构思。可以在SRAM单元500中添加附加部件，并且可以在SRAM单元500的其他实施例中替换、修改或消除下面描述的一些部件。
在图10和图11A至图11E中，SRAM单元500包括由与SRAM单元200中设计的VDD线280C对应的具有宽度W2的条部分582A形成的M1层中的VDD线580C、与添加到SRAM单元(例如，用于SRAM单元200)的SRAM设计布局的VDD线的割阶对应的具有宽度W5的割阶部分582B、以及与添加到SRAM单元的SRAM设计布局的VDD线的割阶对应的具有宽度W6的割阶部分582C。在一些实施例中，宽度W5和宽度W6相同。在一些实施例中，宽度W5和宽度W6不同。对VDD线的互连区域(区)增加割阶以增大互连区域的横截面积，从而降低VDD线的电阻。在所描绘的实施例中，割阶部分582B在位于单元边界MC的上边缘处的VDD线580C的端部处的互连区域处提供具有宽度W7(即，宽度W2和宽度W5的总和)的VDD线580C，并且割阶部分582C在位于单元边界MC的下边缘处的VDD线580C的端部处的互连区域处提供具有宽度W8(即，宽度W2和宽度W6的总和)的VDD线580C。宽度W7和宽度W8均大于宽度W2。在一些实施例中，宽度W7和宽度W8相同。在一些实施例中，宽度W7和宽度W8不同。在所描绘的进一步实施例中，宽度W7和宽度W8均小于宽度W1以确保位线280A和反相位线280B具有M1层的金属线的最大宽度。增加VDD线的互连区域的横截面积允许增加将VDD线连接至源极/漏极接触件(并且因此连接至下面的源极/漏极区域)的V0层中的源极/漏极通孔的横截面积。例如，SRAM单元500可以包括基本上矩形和/或椭圆形(即，每个沿着x方向的尺寸D3与沿着y方向的尺寸D4不同)的源极/漏极通孔570C(代替源极/漏极通孔270C)和源极/漏极通孔570D(代替源极/漏极通孔270D)以降低与从上拉晶体管PU-1、PU-2的源极到VDD线580C的互连结构相关联的接触电阻。这种源极/漏极通孔也可以称为槽形通孔。在一些实施例中，尺寸D3与尺寸D4的比率(即，D3:D4)为约1.1至约2。小于约1.1的对应于VDD线的源极/漏极通孔的最长尺寸/最短尺寸比率可能不能提供期望的通孔电阻降低，而大于约2的对应于VDD线的源极/漏极通孔的最长尺寸/最短尺寸比率可能太大并且对相邻位线的宽度产生负面影响(例如，通过需要更宽VDD线宽和/或更薄的位线宽度以适应更大的源极/漏极通孔)。
SRAM单元500还包括与SRAM单元200中设计的第一字线290A对应的由具有宽度W9的条部分592A形成的M2层中的第一字线590A、与添加到SRAM单元(例如，用于SRAM单元200)的SRAM设计布局的第一字线的割阶对应的具有宽度W10的割阶部分592B、以及与添加到SRAM单元的SRAM设计布局的第一字线的割阶对应的具有宽度W11的割阶部分592C。在一些实施例中，宽度W10和宽度W11相同。在一些实施例中，宽度W10和宽度W11不同。在第一字线的互连区域增加割阶以增加互连区域的横截面积，从而降低第一字线的电阻并且减小字线延迟。在所描绘的实施例中，割阶部分592B从条部分592A的第一端沿着条部分592A的长度的顶部延伸，割阶部分592C从条部分592A的相对的第二端沿着条部分592A的长度的底部延伸，并且割阶部分592B和割阶部分592C都延伸为与条部分592A的中心部分重叠。这种配置在位于单元边界MC内的第一字线590A的中心互连区域处为第一字线590A提供具有宽度W12(即，宽度W9、宽度W10和宽度W11之和)的中心部分、在位于单元边界MC的左边缘处的第一字线590A的端部互连区域处提供具有宽度W13(即，宽度W9和宽度W10之和)的端部，以及在位于单元边界MC的右边缘处的第一字线590A的端部互连区域处提供具有宽度W14(即，宽度W9和宽度W11之和)的端部。宽度W13和宽度W14均小于宽度W12，使得第一字线590A的中央部分比第一字线590A的端部(例如，单元边界部分)宽。在一些实施例中，宽度W13和宽度W14相同。在一些实施例中，宽度W13和宽度W14不同。在一些实施例中，中心宽度(即，宽度W12)与边缘宽度(即，宽度W13和/或宽度W14)的宽度比率为约1.1到约2。小于约1.1的中心宽度/边缘宽度比率可能无法提供期望的字线电阻降低(例如，字线电阻降低可以忽略不计)，而大于约2的中心宽度/边缘宽度比率可能会提供中心宽度太宽而无法在相邻金属线和/或M2层中的相邻金属线之间提供足够隔离的字线(即，金属隔离裕度不足)。
本文描述的MLI部件的各种导电部件(诸如接触件、通孔和/或金属线)可以包括钨、钌、钴、铜、铝、铱、钯、铂、镍、其他低电阻率金属成分、它们的合金或它们的组合。在一些实施例中，V0层的导电部件的导电材料不同于M1层的导电部件的导电材料。例如，M1层的导电部件包括铜，而V0层的导电部件包括钨或钌。在一些实施例中，V0层的导电部件的导电材料与M1层的导电部件的导电材料相同。在一些实施例中，本文描述的MLI部件的各个层(诸如CO层、V0层、M1层、V1层、M2层、V2层、M3层、V3层和/或M4层)可以通过以下步骤来制造：在衬底上方沉积介电层(例如，ILD层和/或CESL)；执行光刻和蚀刻工艺以在介电层中形成一个或多个开口，开口暴露下面的层中的一个或多个导电部件；用导电材料填充该一个或多个开口；以及执行去除多余导电材料的平坦化工艺，使得导电部件和介电层具有基本平坦的表面。导电材料通过沉积工艺(例如，PVD、CVD、ALD或其他合适的沉积工艺)和/或退火工艺形成。在一些实施例中，导电部件包括体层(也称为导电插塞)。在一些实施例中，导电部件包括阻挡层、粘合层和/或设置在体层和介电层之间的其他合适的层。在一些实施例中，阻挡层、粘合层和/或其他合适的层包括钛、钛合金(例如，TiN)、钽、钽合金(例如，TaN)、其他合适的成分或它们的组合。在一些实施例中，MLI部件的通孔层(例如，V0层)和金属化层(例如，M1层)可以通过单镶嵌或双镶嵌工艺形成。
本发明提供了许多不同的实施例。本文公开了互连结构的金属层的配置，该配置可以提高存储器性能(诸如SRAM存储器性能)和/或逻辑性能。例如，本文的实施例将位线放置在M1层中，M1层是存储器单元的互连结构的最下部金属化层级，以最小化位线电容，并且将位线配置为金属一层的最宽金属线以最小化位线电阻。在一些实施例中，互连结构具有双字线结构以降低字线电阻。在一些实施例中，互连结构具有双电压线结构以降低电压线电阻。在一些实施例中，向字线和/或电压线添加割阶以降低其相应的电阻。在一些实施例中，互连结构的通孔形状配置为降低互连结构的电阻。
示例性集成电路结构包括：存储器单元，连接至位线、反相位线、用于接收第一电压的第一电压线、字线和用于接收与第一电压不同的第二电压的第二电压线。集成电路结构还包括：互连结构，设置在存储器单元上方。互连结构包括位线、反相位线、第一电压线、字线和第二电压线。位线、反相位线、第一电压线和第二电压线沿着第一纵向方向延伸。字线沿着与第一纵向方向不同的第二纵向方向延伸。互连结构具有最底部金属层，该最底部金属层具有连接至存储器单元的金属线。金属线包括位线、第一电压线、连接至第二电压线的电压线接合焊盘以及连接至字线的字线接合焊盘。位线的宽度是金属线的最宽宽度。在一些实施例中，位线的宽度为第一宽度，第一电压线具有第二宽度，并且第一宽度与第二宽度的比率为约1.1至约2(在一些实施例中，约1.1至约1.4)。在一些实施例中，位线的宽度为第一宽度，电压线接合焊盘具有第二宽度，并且第一宽度与第二宽度的比率为约1.1至约2(在一些实施例中，约1.1至约1.4)。在一些实施例中，位线的宽度为第一宽度，字线接合焊盘具有第二宽度，并且第一宽度与第二宽度的比率为约1.1至约2(在一些实施例中，约1.1至约1.4)。在一些实施例中，位线的宽度为第一宽度，金属线还包括反相位线，反相位线具有第二宽度，并且第二宽度与第一宽度相同。在一些实施例中，第一电压线具有第一部分和和第二部分，第一部分具有第一宽度，并且第二部分具有大于第一宽度的第二宽度。具有第二宽度的第二部分为第一电压线的互连区域。在一些实施例中，集成电路结构还包括连接至用于接收第三电压的第三电压线的逻辑单元，其中互连结构包括沿着第一纵向方向延伸的第三电压线，最底部金属层的金属线包括第三电压线，并且位线的第一厚度与第三电压线的第二厚度相同。
在一些实施例中，最底部金属层是第一金属层，并且金属线是第一金属线，并且互连结构还具有位于第一金属层上方的第二金属层和位于第二金属层上方的第三金属层，其中第二金属层具有包括字线的第二金属线，并且第三金属层具有包括第二电压线的第三金属线。在这样的实施例中，字线可以是第一字线，字线接合焊盘可以是第一字线接合焊盘，并且第三金属层的第三金属线还可以包括连接至第一字线的第二字线接合焊盘。在这样的实施例中，互连结构还可以具有位于第三金属层上方的第四金属层，其中第四金属层具有包括第二字线的第四金属线，并且第二字线连接至第二字线接合焊盘。在一些实施例中，存储器单元还包括用于接收第二电压的第三电压线，互连结构具有位于第三金属层上方的第四金属层，第四金属层具有包括第三电压线的第四金属线，并且第三电压线连接至第二电压线。
另一示例性集成电路结构包括存储器单元和设置在存储器单元上方并且电连接至存储器单元的互连结构。互连结构包括电连接至存储器单元的第一金属层、设置在第一金属层上方的第二金属层、设置在第二金属层上方的第三金属层以及设置在第三金属层上方的第四金属层。第一金属层包括位线、配置为接收第一电压的第一电压线、第一电压线接合焊盘和第一字线接合焊盘。第二金属层包括电连接至第一字线接合焊盘的第一字线以及电连接至第一电压线接合焊盘的第二电压线接合焊盘。第三金属层包括电连接至第二电压线接合焊盘的第二电压线，其中第二电压线配置为接收第二电压。第四金属层包括第二字线。位线、第一电压线与第二电压线沿着第一纵向方向延伸，第一字线与第二字线沿着与第一纵向方向不同的第二纵向方向延伸，并且位线的第一宽度大于第一电压线的第二宽度。在一些实施例中，位线的第一宽度大于第一电压线接合焊盘的第三宽度和第一字线接合焊盘的第四宽度。在一些实施例中，第一金属层还包括沿着第一纵向方向延伸的反相位线，其中反相位线的第三宽度大于第一电压线的第二宽度。在一些实施例中，反相位线的第三宽度与位线的第一宽度相同。在一些实施例中，第二字线电连接至第一字线。在一些实施例中，集成电路结构还包括边缘单元，其中第二字线通过存储器单元中的第一连接件和边缘单元中的第二连接件电连接至第一字线。在一些实施例中，第四金属层还包括配置为接收第二电压的第三电压线。在一些实施例中，第三电压线电连接至第二电压线。
用于形成存储器的多层互连结构的示例性方法包括：形成第一金属化层，该第一金属化层包括位线、反相位线和配置为接收第一电压的第一电压线。位线、反相位线与第一电压线沿着第一路由方向延伸，第一金属化层为多层互连结构的最底部金属化层，并且位线的位线宽度具有第一金属化层的金属线的最宽宽度。该方法还包括在第一金属化层上方形成第二金属化层。第二金属化层包括沿着与第一路由方向不同的第二路由方向延伸的第一字线。该方法还包括在第二金属化层上方形成第三金属化层。第三金属化层包括第二电压线和第三电压线，第二电压线和第三电压线配置为接收与第一电压不同的第二电压，并且第二电压线和第三电压线沿着第一路由方向延伸。该方法还包括形成设置在第三金属层上方的第四金属层。第四金属层包括沿着第二路由方向延伸的第二字线。在一些实施例中，位线宽度与第一金属化层的任何一条金属线的宽度的比率为约1.1至约2(在一些实施例中，约1.4)。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路结构，包括：
存储器单元，连接至位线、反相位线、用于接收第一电压的第一电压线、字线和用于接收与所述第一电压不同的第二电压的第二电压线；以及
互连结构，设置在所述存储器单元上方，其中：
所述互连结构包括所述位线、所述反相位线、所述第一电压线、所述字线和所述第二电压线，其中，所述位线、所述反相位线、所述第一电压线和所述第二电压线沿着第一纵向方向延伸，并且所述字线沿着与所述第一纵向方向不同的第二纵向方向延伸，
所述互连结构具有最底部金属层，所述最底部金属层具有连接至所述存储器单元的金属线，其中，所述金属线包括所述位线、所述第一电压线、连接至所述第二电压线的电压线接合焊盘以及连接至所述字线的字线接合焊盘，并且
其中，所述位线的宽度是所述金属线的最宽宽度。
2.根据权利要求1所述的集成电路结构，其中，所述位线的宽度为第一宽度，所述第一电压线具有第二宽度，并且所述第一宽度与所述第二宽度的比率为1.1至2。
3.根据权利要求1所述的集成电路结构，其中，所述位线的宽度为第一宽度，所述电压线接合焊盘具有第二宽度，并且所述第一宽度与所述第二宽度的比率为1.1至2。
4.根据权利要求1所述的集成电路结构，其中，所述位线的宽度为第一宽度，所述字线接合焊盘具有第二宽度，并且所述第一宽度与所述第二宽度的比率为1.1至2。
5.根据权利要求1所述的集成电路结构，其中，所述位线的宽度为第一宽度，所述金属线还包括所述反相位线，所述反相位线具有第二宽度，并且所述第二宽度与所述第一宽度相同。
6.根据权利要求1所述的集成电路结构，其中，所述第一电压线具有第一部分和和第二部分，所述第一部分具有第一宽度，所述第二部分具有大于所述第一宽度的第二宽度，其中，具有所述第二宽度的所述第二部分为所述第一电压线的互连区域。
7.根据权利要求1所述的集成电路结构，其中：
所述最底部金属层是第一金属层，并且所述金属线是第一金属线；
所述互连结构具有位于所述第一金属层上方的第二金属层和位于所述第二金属层上方的第三金属层；以及
其中，所述第二金属层具有包括所述字线的第二金属线，并且所述第三金属层具有包括所述第二电压线的第三金属线。
8.根据权利要求7所述的集成电路结构，其中，所述字线是第一字线，所述字线接合焊盘是第一字线接合焊盘，所述第三金属层的所述第三金属线包括连接至所述第一字线的第二字线接合焊盘，所述互连结构具有位于所述第三金属层上方的第四金属层，并且所述第四金属层具有包括第二字线的第四金属线，其中，所述第二字线连接至所述第二字线接合焊盘。
9.一种集成电路结构，包括：
存储器单元；以及
互连结构，设置在所述存储器单元上方并且电连接至所述存储器单元，其中，所述互连结构包括：
第一金属层，电连接至所述存储器单元，其中，所述第一金属层包括位线、配置为接收第一电压的第一电压线、第一电压线接合焊盘和第一字线接合焊盘，
第二金属层，设置在所述第一金属层上方，其中，所述第二金属层包括电连接至所述第一字线接合焊盘的第一字线和电连接至所述第一电压线接合焊盘的第二电压线接合焊盘，
第三金属层，设置在所述第二金属层上方，其中，所述第三金属层包括电连接至所述第二电压线接合焊盘的第二电压线，其中，所述第二电压线配置为接收第二电压，
第四金属层，设置在所述第三金属层上方，其中，所述第四金属层包括第二字线，并且
其中，所述位线、所述第一电压线与所述第二电压线沿着第一纵向方向延伸，所述第一字线与所述第二字线沿着与所述第一纵向方向不同的第二纵向方向延伸，并且所述位线的第一宽度大于所述第一电压线的第二宽度。
10.一种用于形成存储器的多层互连结构的方法，包括：
形成第一金属化层，所述第一金属化层包括位线、反相位线和配置为接收第一电压的第一电压线，其中，所述位线、所述反相位线与所述第一电压线沿着第一路由方向延伸，所述第一金属化层为所述多层互连结构的最底部金属化层，并且所述位线的位线宽度具有所述第一金属化层中的金属线的最宽宽度；
在所述第一金属化层上方形成第二金属化层，其中，所述第二金属化层包括沿着与所述第一路由方向不同的第二路由方向延伸的第一字线；
在所述第二金属化层上方形成第三金属化层，其中，所述第三金属化层包括第二电压线和第三电压线，所述第二电压线和所述第三电压线配置为接收与所述第一电压不同的第二电压，并且所述第二电压线和所述第三电压线沿着所述第一路由方向延伸；以及
形成设置在所述第三金属层上方的第四金属层，其中，所述第四金属层包括沿着所述第二路由方向延伸的第二字线。
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