TW202232486A - 積體電路結構以及形成記憶體的多層內連結構的方法 - Google Patents

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Abstract

本揭露提供可以改善記憶體效能(如靜態隨機存取記憶體及/或邏輯效能)的內連結構的金屬層的配置。實施例將位元線設置於第一金屬層，其為記憶體單元的內連結構的最低金屬化層，以最小化位元線的電容值，且將位元線配置為第一金屬層的最寬的金屬線以最小化位元線的電阻值。在一些實施例中，內連結構具有雙字元線結構以減少字元線電阻值。在一些實施例中，內連結構具有雙電壓線結構以減少電壓線電阻值。在一些實施例中，將微動加進字元線及/或電壓線以減少各自的電阻值。在一些實施例中，內連結構的導孔形狀被配置以減少內連結構的電阻值。

Description

積體電路結構以及形成記憶體的多層內連結構的方法
本發明係有關於積體電路(integrated circuit；IC)裝置，特別是有關於基於記憶體的IC裝置的內連結構。
積體電路(IC)產業正面臨迅速的成長。IC材料以及設計的科技進展產生了好幾代IC，其中每個世代都比上一世代的電路更小且更為複雜。在IC進化的進程中，功能密度(意即，每晶片面積的內連裝置的數量)已大致上增加，而幾何尺寸(意即，製程可形成的最小的佈件(或線))縮小。此縮小製程，藉由增加製程效率以及降低相關的成本，原則上提供一些優點。然而，此縮小製程亦伴隨著更加複雜的IC製程，並且，為了使這些進展能夠實現，裝置製程需要類似的發展。例如，隨著多層內連(multilayer interconnect；MLI)特徵部件具有不斷縮小的IC特徵尺寸而變得更為緊湊(compact)，多層內連特徵部件的內連結構(interconnects)呈現更高的電阻值以及更高的電容值，而此帶來效能、產量、以及成本的挑戰。可以觀察到，在先進的IC科技節點當中的內連結構所呈現的上述更高的電阻值及/或上述更高的電容值可以顯著的延後(而在一些情況下，防止)訊號被有效地佈線至IC裝置(例如電晶體)以及從IC裝置佈線出去，從而否定了在先進的IC科技節點當中的IC裝置的任何效能方面的改進。先進記憶體的效能，例如靜態隨機存取記憶體(static random-access memory；SRAM)，對這種延遲特別敏感，其中先進的記憶體需要更快的速率(例如快速寫入/讀取)。因此，雖然基於記憶體的IC的習知的多層內連特徵部件以及其內連結構可大致上滿足其預期的目的，但是卻不是對全方面都令人滿意。
在一範例樣態中，提供一種積體電路結構，包含記憶體單元，連接至位元線、互補位元線、接收第一電壓的第一電壓線、字元線、以及接收不同於第一電壓的第二電壓的第二電壓線；以及內連結構，設置於記憶體單元上，其中內連結構包含位元線、互補位元線、第一電壓線、字元線、以及第二電壓線，其中位元線、第一電壓線、以及第二電壓線沿著第一縱向方向延伸，且字元線沿著不同於第一縱向方向的第二縱向方向延伸，內連結構具有最底部金屬層，最底部金屬層具有連接至記憶體單元的金屬線，其中金屬線包含位元線、第一電壓線、連接至第二電壓線的電壓線接觸墊、以及連接至字元線的字元線接觸墊，以及其中位元線的寬度為金屬線的最寬的寬度。
在另一個範例樣態中，提供一種積體電路結構，包含記憶體單元；以及內連結構，設置於記憶體單元上並且電性耦接至記憶體單元，其中內連結構包含：第一金屬層，電性耦接至記憶體單元，其中第一金屬層包含位元線、被配置以接收第一電壓的第一電壓線、第一電壓線接觸墊、以及第一字元線接觸墊；第二金屬層，設置於第一金屬層上，其中第二金屬層包含第一字元線，電性耦接至第一字元線接觸墊，以及包含第二電壓線接觸墊，電性耦接至第一電壓線接觸墊；第三金屬層，設置於第二金屬層上，其中第三金屬層包含第二電壓線，電性耦接至第二電壓線接觸墊，其中第二電壓線被配置以接收第二電壓；以及第四金屬層，設置於第三金屬層上，其中第四金屬層包含第二字元線；其中位元線、第一電壓線、以及第二電壓線沿著第一縱向方向延伸，第一字元線以及第二字元線沿著不同於第一縱向方向的第二縱向方向延伸，且位元線的第一寬度大於第一電壓線的第二寬度。
在另一個範例樣態中，提供一種記憶體的多層內連結構的形成方法，包含形成第一金屬化層，包含位元線、互補位元線、以及被配置以接收第一電壓的第一電壓線，其中位元線、互補位元線、以及第一電壓線沿著第一佈線方向延伸，第一金屬化層為多層內連結構的最底部金屬化層，且位元線的位元線寬度具有第一金屬化層中的金屬線的最寬的寬度；形成第二金屬化層於第一金屬化層之上，其中第二金屬化層包含沿著不同於第一佈線方向的第二佈線方向延伸的第一字元線；形成第三金屬化層於第二金屬化層之上，其中第三金屬化層包含第二電壓線以及被配置以接收不同於第一電壓的第二電壓的第三電壓線，且第二電壓線與第三電壓線沿著第一佈線方向延伸；以及形成第四金屬化層於第三金屬化層之上，其中第四金屬層包含沿著第二佈線方向延伸的第二字元線。
以下揭露內容提供了用於實施所提供標的之不同特徵的許多不同實施例或實例。以下所描述之部件和佈置等的特定實例，用以簡化本揭露內容。當然，其僅為實例而非用於限定揭露。例如，以下描述中在第二特徵部件上方或之上形成第一特徵部件，可以包括第一特徵部件和第二特徵部件形成為直接接觸的實施例，亦可以包括在第一特徵部件與第二特徵部件之間形成其他特徵部件，使得第一特徵部件和第二特徵部件不直接接觸的實施例。
另外，本揭露在各種實例中重複使用參考數字及/或字母。該重複使用是為了簡單和清楚的目的，本身並不代表所論述的各種實施例及/或配置之間的關係。除此之外，在本揭露中的後續所討論的一個特徵部件形成於另一個特徵部件之上、連接至另一個特徵部件、及/或耦接至另一個特徵部件可以包含第一特徵部件和第二特徵部件為直接接觸的實施例，亦可以包括在第一特徵部件與第二特徵部件之間插入其他特徵部件，使得第一特徵部件和第二特徵部件不直接接觸的實施例。進一步而言，例如 “下部”，“上部”，“水平”，“垂直”，“之上”，“上方”，“之下”，“下方”，“上方”，“上”，“下”，“頂部”，“底部”，等等，以及前述的派生詞(例如“水平地”、“向下地”、“向上地”，等等)空間上相對關係的用語，在此是為了描述便利性，用以使本揭露更容易地描述圖式中一個元件或者特徵部件與另一元件或者特徵部件間的關係。 空間相對性用語涵蓋裝置和特徵部件的方位。
在此所揭露的內連結構的金屬層配置可以改善記憶體效能，例如靜態隨機存取記憶體(static random-access memory；SRAM)，及/或邏輯效能。例如，在一些實施例中，放置位元線於金屬1(metal one)層，其為記憶體單元的內連結構的最低金屬化層(metallization layer)，以縮小位元線電容值，並且配置位元線為金屬1層之中最寬的金屬線，以縮小位元線電阻值。在一些實施例中，內連結構具有雙字元線結構以縮減字元線電阻值。在一些實施例中，在雙字元線結構中的字元線帶(straps)被配置且放置在記憶體當中以縮減字元線電阻值。在一些實施例中，內連結構具有雙電壓線結構以降低電壓線電阻值。在一些實施例中，對字元線及/或電壓線加上微動(jogs)以縮減各自的電阻值。在一些實施例中，內連結構的導孔形狀被配置以降低內連結構的電阻值。在一些實施例中，在記憶體區域中的金屬1層的金屬線的尺寸相對於邏輯區域中的金屬1層的金屬線被配置以共同優化記憶體效能以及邏輯效能，例如藉由縮小電阻值。在此揭露的SRAM配置因此優化電性特徵以及SRAM密度，如下所述。不同實施例可以具有不同的優點，且任何實施例沒有需要特定的優點。
第1圖根據本揭露的各樣態，為記憶體10的局部示意平面圖。記憶體10可被包含於一微處理器、一記憶體、及/或其他IC裝置。在一些實施例中，記憶體10可為一IC晶片、一系統晶片(system on chip；SoC)、或者前述的一部分，且包含許多被動以及主動電子裝置，例如電阻器、電容器、電感器、二極體、p型場效電晶體(PFETs)、n型場效電晶體(NFETs)、金氧半場效電晶體(metoal-oxide-semiconductor FETs；MOSFETs)、互補式金氧半導體(complementary MOS；CMOS)電晶體、雙極接面電晶體(bipolar junction transistors；BJTs)、橫向式擴散金氧半導體(laterally diffused MOS；LDMOS)電晶體、高電壓電晶體、高頻率電晶體、其他合適的佈件、或著前述的組合。許多電晶體根據記憶體10的設計需求，可為平面電晶體或者多閘極電晶體，例如鰭式場效電晶體(FinFETs)或者閘極全環(GAA)電晶體。第1圖為了清晰的目的已被簡化，以更容易理解本揭露的發明概念。可以在記憶體10之中加入額外的特徵部件，且以下所描述的一些特徵部件在記憶體10的其他實施例中可被取代、調整、或者移除。
記憶體10包含記憶體陣列12，記憶體陣列12包含用以儲存資料的記憶體單元15(亦稱為位元單元)。在一些實施例中，記憶體10被配置為SRAM，而記憶體單元15為SRAM單元。記憶體單元15包含許多電晶體，例如p型電晶體及/或n型電晶體，其被配置以促成從記憶體單元15讀取資料以及將資料寫入記憶體單元15。記憶體單元15被設置為沿著一第一方向(例如，y方向)延伸的第1行(column 1；C1)至第N行(column N；CN)，以及沿著一第二方向(例如，x方向)延伸的第1列(row 1；R1)至第N列(row N；RN)，其中N以及M為正整數。行C1至行CN各包含沿著第一方向延伸的一對位元線，例如位元線(BL)以及互補位元線(bit line bar；BLB)，其在逐行的基礎上以真實型態與互補型態促進從各自的記憶體單元15讀取資料及/或將資料寫入各自的記憶體單元15。列R1至列RM各包含在逐列的基礎上以促進存取各自的記憶體單元15的字元線(WL)。各記憶體單元15電性連接至相應的位元線、相應的互補位元線、以及相應的字元線。位元線以及互補位元線電性連接至控制器20，而字元線電性連接至控制器25。控制器20以及控制器25被配置以產生一個或著多個訊號，以選取至少一個字元線以及至少一對位元線(在此為位元線以及互補位元線)，藉以存取至少一個記憶體單元15以作為讀取操作及/或寫入操作。控制器20以及控制器25各包含為了促進讀取操作/寫作操作的電路系統，例如行解碼器電路、列解碼器電路、行選取電路、列選取電路、讀取/寫入電路(例如，被配置以根據所選的一對位元線(換句話說，所選的行)從記憶體單元15讀取資料/將資料寫入記憶體單元15)、其他合適的電路系統、或者前述的組合。在一些實施例中，控制器20及/或控制器25包含至少一感測放大器，被配置以偵測及/或放大所選的一對位元線的電壓差。在一些實施例中，感測放大器被配置以閂鎖(latch)或者儲存電壓差的數值資料。
記憶體10的週圍(perimeter)被配置為虛設單元(dummy cells)，例如邊緣虛設單元及/或井帶(well strap)單元，以促進製程的一致性及/或記憶體單元15的效能。虛設單元被配置以實體上及/或結構上相似於記憶體單元15，但是並不儲存資料。例如，虛設單元可包含p型井、n型井、通道(例如，形成於一個或者多個鰭片或者一個或者多個懸空的通道層之中(例如奈米線或者奈米片))、閘極結構、源極/汲極、及/或內連結構(例如，接點、導孔、及/或金屬線)。井帶單元大致上所涉及的虛設單元，是被配置以電性連接至記憶體單元15的n井、記憶體單元15的p井、或者兩者的電壓。例如，n型井帶被配置以電性耦接對應記憶體單元15的至少一個p型記憶體的一個n井至一個電壓源， 而p型井帶被配置以電性耦接對應記憶體單元15的至少一個n型記憶體的一個p井至一個電壓源。在所描繪的實施例中，記憶體10包含邊緣單元30(其泛指邊緣單元、井帶單元、及/或其他虛設單元)，前述邊緣單元30沿著第一方向(例如y方向)設置，且設置為邊緣單元行35A以及邊緣單元行35B，其中記憶體單元15的每一個列R1至列RM係設置在邊緣單元行35A之中的邊緣單元30之一者與邊緣單元行35B之中的邊緣單元30之一者之間。在所描繪的實施例的更進一步而言，記憶體單元15的每一個行C1至行CN係設置在相應的一對邊緣單元30之間。在一些實施例中，邊緣單元行35A以及邊緣單元行35B實質上在平行於記憶體10的至少一對位元線(在此為位元線以及互補位元線)的方向延伸。在一些實施例中，邊緣單元30將相應的記憶體單元15連接至相應的字元線。在一些實施例中，邊緣單元30包含用以驅動字元線的電路系統。在一些實施例中，邊緣單元30電性連接至電源供應電壓V DD(或者VDD)(例如，正電源供應電壓)及/或電源供應電壓V SS(例如，電性接地)。
第2圖根據本揭露的各樣態，為SRAM電路90的電路圖，其中SRAM電路90可在SRAM的記憶單元中實施。第3圖根據本揭露的各樣態，為SRAM電路90的另外一個電路圖，此電路圖會與第2圖共同介紹。在一些實施例中，一個或者多個記憶單元15被配置為SRAM電路90。SRAM電路90包含六個電晶體：一個傳輸閘電晶體PG-1、一個傳輸閘電晶體PG-2、一個上拉電晶體PU-1、一個上拉電晶體PU-2、一個下拉電晶體PD-1、以及一個下拉電晶體PD-2。SRAM電路90因此可以替代地稱為6電晶體(6T)SRAM單元。SRAM電路90的儲存部分包含交叉耦接的一對反向器(其可稱為閂鎖(latch))，例如反向器INV1以及反向器INV2(第3圖)。反向器INV1包含上拉電晶體PU-1以及下拉電晶體PD-1，而反向器INV2包含上拉電晶體PU-2以及下拉電晶體PD-2。傳輸閘電晶體PG-1連接至反向器INV1的一個輸出以及反向器INV2的一個輸入，而傳輸閘電晶體PG-2連接至反向器INV2的一個輸出以及反向器INV1的一個輸入。在操作時，傳輸閘電晶體PG-1以及傳輸閘電晶體PG-2提供存取SRAM電路90的儲存部分(亦即，反向器INV1以及反向器INV2)的途徑，且可以替代地稱為SRAM電路90的存取電晶體。在所描繪的實施例中，SRAM電路90為單一埠SRAM單元。本揭露考慮SRAM電路90為多埠SRAM單元，例如雙埠SRAM單元，及/或包含更多或者更少電晶體，例如8電晶體(8T)SRAM單元的實施例。第2圖以及第3圖為了清晰的目的已被簡化，以更容易理解本揭露的發明概念。可在SRAM電路90加入額外的特徵，且以下所述的一些特徵部件在SRAM電路90的其他實施例中可被取代、調整、或者移除。
SRAM電路90連接至第一電源供應電壓並且經由第一電源供應電壓通電，例如正電源供應電壓，以及連接至第二電源供應電壓並且經由第二電源供應電壓通電，例如接地電壓或者參考電壓(其可為電性接地)。上拉電晶體PU-1的閘極夾設於一個源極與第一共同汲極(CD1)(亦即，上拉電晶體PU-1的汲極以及下拉電晶體PD-1的汲極)之間，此源極透過電壓節點V DD電性耦接至第一供應電壓。下拉電晶體PD-1的閘極夾設於一個源極與第一共同汲極之間，此源極透過第一V SS節點電性耦接至第二電源供應電壓。上拉電晶體PU-2的閘極夾設於一個源極與第二共同汲極(CD2)(亦即，上拉電晶體PU-2的汲極以及下拉電晶體PD-2的汲極)之間，此源極透過電壓節點V DD電性耦接至第一供應電壓。下拉電晶體PD-2的閘極夾設於一個源極與第二共同汲極之間，此源極透過第二V SS節點電性耦接至第二電源供應電壓。在一些實施例中，第一共同汲極為以真實形式存儲資料的儲存節點SN，而第二共同汲極為以互補形式存儲資料的儲存節點SNB。上拉電晶體PU-1的閘極以及下拉電晶體PD-1的閘極相互耦接，並且耦接至第二共同汲極，而上拉電晶體PU-2的閘極以及下拉電晶體PD-2的閘極相互耦接，並且耦接至第一共同汲極。傳輸閘電晶體PG-1的閘極夾設於連接至位元線節點(BLN)的汲極(位元線節點電性耦接至位元線)與電性耦接至第一共同汲極的源極之間。傳輸閘電晶體PG-2的閘極夾設於連接至互補位元線節點(BLBN)的汲極(互補位元線節點電性耦接至互補位元線)與電性耦接至第二共同汲極的源極之間。傳輸閘電晶體PG-1以及傳輸閘電晶體PG-2的閘極連接至字元線，並且受字元線所控制，而字元線允許選取SRAM電路90進行讀取/寫入。在一些實施例中，傳輸閘電晶體PG-1以及傳輸閘電晶體PG-2提供存取儲存節點SN以及儲存節點SNB的途徑，且在讀取操作及/或寫入操作時，儲存節點SN以及儲存節點SNB可儲存一個位元(例如，邏輯0或者邏輯1)。例如，傳輸閘電晶體PG-1以及傳輸閘電晶體PG-2因應於由字元線WL所施加至傳輸閘電晶體PG-1以及傳輸閘電晶體PG-2的電壓，而將存取儲存節點SN以及儲存節點SNB耦接至各自的位元線以及互補位元線。
在一些實施例中，上拉電晶體PU-1以及上拉電晶體PU-2被配置為p型多閘極裝置，例如p型鰭式場效電晶體或者p型閘極全環電晶體，而下拉電晶體PD-1以及下拉電晶體PD-2被配置為n型多閘極裝置，例如n型鰭式場效電晶體或者n型閘極全環電晶體。例如，上拉電晶體PU-1以及上拉電晶體PU-2各包含設置於n型鰭片結構(包含一個或著多個n型鰭片)的通道區之上的閘極結構，使得此閘極結構夾設於n型鰭片結構的p型源極/汲極區(例如，p型磊晶源極/汲極區)之間，其中閘極結構以及n型鰭片結構設置於n型井上；而下拉電晶體PD-1以及下拉電晶體PD-2各包含設置於p型鰭片結構(包含一個或著多個p型鰭片)的通道區之上的閘極結構，使得此閘極結構夾設於p型鰭片結構的n型源極/汲極區(例如，n型磊晶源極/汲極區)之間，其中閘極結構以及p型鰭片結構設置於p型井上。在一些實施例中，傳輸閘電晶體PG-1以及傳輸閘電晶體PG-2亦配置為n型鰭式場效電晶體。例如，傳輸閘電晶體PG-1以及傳輸閘電晶體PG-2各包含設置於p型鰭片結構(包含一個或著多個p型鰭片)的通道區之上的閘極結構，使得此閘極結構夾設於p型鰭片結構的n型源極/汲極區(例如，n型磊晶源極/汲極區)之間，其中閘極結構以及p型鰭片結構設置於p型井上。
第4圖根據本揭露的各樣態，為可以在半導體的基板(或者晶圓)105之上製造以形成例如第1圖的記憶體10的記憶體部分，及/或形成例如第2圖以及第3圖的SRAM電路90的SRAM單元部分的許多層(階層)的局部示意剖面圖。在第4圖中，前述的許多層包含裝置層(DL)以及設置在裝置層之上的多層內連(multilayer interconnect；MLI)。裝置層包含裝置(例如，電晶體、電阻器、電容器、及/或電感器)及/或裝置元件(component)(例如，受摻雜的井、閘極結構、及/或源極/汲極特徵部件)。在一些實施例中，裝置層包含基板105、設置於基板105之上的摻雜區110(例如，n井及/或p井)、隔離特徵部件115、以及電晶體T。在所描述的實施例中，電晶體T包含設置在源極/汲極130之間的懸空的通道層120以及閘極結構125，其中閘極結構125包裹(wrap)及/或環繞懸空的通道層120。每一個閘極結構125具有由設置於閘極介電136之上的閘極電極134以及沿著金屬閘極堆疊的側壁設置的閘極間隔物138所形成的金屬閘極堆疊。多層內連結構電性耦接裝置層的許多裝置及/或元件，使得許多裝置及/或元件能夠以記憶體的設計需求所指明的方式進行運作。在所描繪的實施例中，多層內連結構包含接點層(接點層CO或者稱為第零金屬層M0(本揭露僅利用接點層CO))、第零導孔層V0、第一金屬層M1、第一導孔層V1、第二金屬層M2、第二導孔層V2、第三金屬層M3、第三導孔層V3、以及第四金屬層M4。本揭露考慮具有更多或者更少的層及/或階層的多層內連結構，例如考慮到MX階層以及V(X-1)階層，其中X為多層內連結構的金屬層(階層)的總數量。多層內連結構的每一階層包含設置於一個或者多個介電層(例如層間介電(interlayer dielectric；ILD)層以及接點蝕刻停止層(contact etch stop layer；CESL))之中的導電特徵部件(例如金屬線、金屬導孔、及/或金屬接點)。在一些實施例中，與多層內連結構相同階層(例如第一金屬層M1)的導電特徵部件同時形成。在一些實施例中，與多層內連結構相同階層的導電特徵部件具有相互實質上平面的頂面及/或相互實質上平面的底面。接點層CO包含設置於介電層150之中的源極/汲極接點(MD)；第零導孔層V0包含閘極導孔VG、源極/汲極導孔V0、以及設置於介電層150之中的對接(butted)接點；第一金屬層M1包含設置於介電層150之中的金屬線M1，其中閘極導孔VG將閘極結構125連接至金屬線M1，源極/汲極導孔V0將源極/汲極130連接至金屬線M1，以及對接接點將閘極結構125以及源極/汲極130連接在一起並連接至金屬線M1；V1階層包含設置於介電層150之中的導孔V1，其中導孔V1連接金屬線M1至金屬線M2；第二金屬層M2包含設置於介電層150之中的金屬線M2；第二導孔層V2包含設置於介電層150之中的導孔V2，其中導孔V1連接金屬線M1至金屬線M2；其中導孔V2連接金屬線M2至金屬線M3；第三金屬層M3包含設置於介電層150之中的金屬線M3；第三導孔層V3包含設置於介電層150之中的導孔V3，其中導孔V3連接金屬線M3至金屬線M4。第4圖為了清晰的目的已被簡化，以更容易理解本揭露的發明概念。在記憶體的其他實施例中，可在記憶體的許多層加入額外的特徵部件，並且一些所述的特徵部件可以被取代、調整、或者移除。第4圖僅僅是一個範例，而並非反映記憶體10及/或SRAM電路90的實際的剖面圖。
第5A圖以及第5B圖根據本揭露的各樣態，為SRAM單元200的部分或者整體的局部示意視圖。特別而言，第5A圖為SRAM單元200的俯視平面圖，而第5B圖為SRAM單元200沿著第5A圖的A-A線的示意剖面圖。第6A圖至第6E圖根據本揭露的各樣態，為第5A圖以及第5B圖的SRAM單元200許多層的許多俯視平面圖。例如，第6A圖根據本揭露的各樣態，為SRAM單元200(部分的或者整體的)的裝置層(DL)以及在接點層CO與第零導孔層V0 (例如DL/CO/V0)中的導電特徵部件的俯視平面圖；第6B圖根據本揭露的各樣態，為SRAM單元200(部分的或者整體的)在第零導孔層V0、第一金屬層M1、以及第一導孔層V1 (例如V0/M1/V1)中的導電特徵部件的俯視平面圖；第6C圖根據本揭露的各樣態，為SRAM單元200(部分的或者整體的)在第一導孔層V1、第二金屬層M2、以及第二導孔層V2 (例如V1/M2/V2)中的導電特徵部件的俯視平面圖；第6D圖根據本揭露的各樣態，為SRAM單元200(部分的或者整體的)在第二導孔層V2、第三金屬層M3、以及第三導孔層V3 (例如V2/M3/V3)中的導電特徵部件的俯視平面圖；以及第6E圖根據本揭露的各樣態，為SRAM單元200(部分的或者整體的)在第三金屬層M3、第三導孔層V3、以及第四金屬層M4 (例如M3/V3/M4)中的導電特徵部件的俯視平面圖。接點層CO連接裝置層至第零導孔層V0，第零導孔層V0連接接點層CO至第一金屬層M1，第一導孔層V1連接第一金屬層M1至第二金屬層M2、第二導孔層V2連接第二金屬層M2至第三金屬層M3、以及第三導孔層V3連接第三金屬層M3至第四金屬層M4。SRAM單元200可實施於第1圖的記憶體10中。在一些實施例中，SRAM單元200的特徵部件被配置以提供如第2圖及/或第3圖所描繪的SRAM電路。第5A圖、第5B圖、第6A圖、第6B圖、第6C圖、第6D圖、以及第6E圖為了清晰的目的已被簡化，以更容易理解本揭露的發明概念。可在SRAM單元200加入額外的特徵，且以下所述的一些特徵部件在SRAM單元200的其他實施例中可被取代、調整、或者移除。
SRAM單元200具有單元邊界MC，其具有沿著第一方向(例如沿著x方向的x間距)第一尺寸，例如單元寬度W，以及沿著第二方向(例如沿著y方向的y間距)第二尺寸，例如單元高度H。在一些實施例中，如所描繪的，單元寬度W大於單元高度H。例如，單元寬度W對單元高度H的比值大於1。在記憶體陣列(例如記憶體陣列12)中SRAM單元200重複的位置，單元寬度W可代表並且被稱為記憶體陣列中沿著x方向的記憶體單元間距，以及單元高度H可代表並且被稱為記憶體陣列中沿著y方向的記憶體單元間距。
裝置層包含裝置元件及/或裝置特徵部件，例如基板(晶圓)202、設置於基板202中的n井204、設置於基板202中的p井206A以及p井206B、設置於基板202之上及/或從基板202延伸的鰭片210A至鰭片210F(亦稱為鰭片結構或者主動鰭片區)、設置於基板202之中及/或基板202之上的隔離特徵部件215、設置於基板202以及隔離特徵部件215之上的閘極結構220A至閘極結構220D、以及磊晶源極/汲極特徵部件230A至磊晶源極/汲極特徵部件230J。鰭片210A至鰭片210F實質上相互平行定向並且沿著y方向縱向延伸(亦即，長度在y方向定義，寬度在x方向定義，以及高度在z方向定義)，以及閘極結構220A至閘極結構220D實質上相互平行定向並且沿著x方向縱向延伸(亦即，長度在x方向定義，寬度在y方向定義，以及高度在z方向定義，使得閘極結構220A至閘極結構220D與鰭片210A至鰭片210F實質上正交定向)。閘極結構220A包覆鰭片210A的第一通道區以及鰭片210B的第一通道區，並且設置於磊晶源極/汲極特徵部件230A以及磊晶源極/汲極特徵部件230B之間，而磊晶源極/汲極特徵部件230A以及磊晶源極/汲極特徵部件230B兩者皆設置於鰭片210A的源極/汲極區以及鰭片210B的源極/汲極區之上或者鰭片210A的源極/汲極區以及鰭片210B的源極/汲極區之中。閘極結構220B包覆鰭片210A的第二通道區、鰭片210B的第二通道區、以及鰭片210C的通道區，並且設置於磊晶源極/汲極特徵部件230B以及磊晶源極/汲極特徵部件230C之間，而磊晶源極/汲極特徵部件230B以及磊晶源極/汲極特徵部件230C兩者皆設置於鰭片210A的源極/汲極區以及鰭片210B的源極/汲極區之上或者鰭片210A的源極/汲極區以及鰭片210B的源極/汲極區之中，以及設置於磊晶源極/汲極特徵部件230D以及磊晶源極/汲極特徵部件230E之間，而磊晶源極/汲極特徵部件230D以及磊晶源極/汲極特徵部件230E兩者皆設置於鰭片210C的源極/汲極區之上或者鰭片210C的源極/汲極區之中。閘極結構220C包覆鰭片210D的通道區、鰭片210E的第一通道區、以及鰭片210F的第一通道區，並且設置於磊晶源極/汲極特徵部件230F以及磊晶源極/汲極特徵部件230G之間，而磊晶源極/汲極特徵部件230F以及磊晶源極/汲極特徵部件230G兩者皆設置於鰭片210D的源極/汲極區之上或者鰭片210D的源極/汲極區之中，以及設置於磊晶源極/汲極特徵部件230H以及磊晶源極/汲極特徵部件230I之間，而磊晶源極/汲極特徵部件230H以及磊晶源極/汲極特徵部件230I兩者皆設置於鰭片210E的源極/汲極區以及鰭片210F的源極/汲極區之上或者鰭片210E的源極/汲極區以及鰭片210F的源極/汲極區之中。閘極結構220C進一步包覆鰭片210C的終端區，使得閘極結構220C係設置相鄰於磊晶源極/汲極特徵部件230D。閘極結構220D包覆鰭片210E的第二通道區以及鰭片210F的第二通道區，並且設置於磊晶源極/汲極特徵部件230I以及磊晶源極/汲極特徵部件230J之間，而磊晶源極/汲極特徵部件230I以及磊晶源極/汲極特徵部件230J兩者皆設置於鰭片210E的源極/汲極區以及鰭片210F的源極/汲極區之上或者鰭片210E的源極/汲極區以及鰭片210F的源極/汲極區之中。閘極結構220A至閘極結構220D接合鰭片210A至鰭片210F的相應的通道區，使得電流在運作時可以流經相應的磊晶源極/汲極特徵部件230A至磊晶源極/汲極特徵部件230J的通道區之間及/或相應的鰭片210A至鰭片210F的通道區之間。閘極結構220A至閘極結構220D各包含金屬閘極堆疊以及閘極間隔物。例如，閘極結構220A具有金屬閘極堆疊，其包含閘極介電222A、閘極電極224A、以及沿著金屬閘極堆疊的側壁設置的硬遮罩226A以及閘極間隔物228A。
在裝置層的裝置元件及/或裝置特徵部件結合以形成電子裝置。例如，SRAM單元200包含由裝置元件及/或裝置特徵部件在裝置層所形成的六個電晶體，例如傳輸閘電晶體PG-1、傳輸閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1、以及下拉電晶體PD-2。下拉電晶體PD-1以及傳輸閘電晶體PG-1為多鰭片-鰭式場效電晶體(包含例如，設置於p井206A之上並且電性連接至p井206A的鰭片210A以及鰭片210B)，上拉電晶體PU-1為單一鰭片的鰭式場效電晶體(包含例如，設置於n井204之上並且電性連接至n井204的鰭片210C)，上拉電晶體PU-2為單一鰭片的鰭式場效電晶體(包含例如，設置於n井204之上並且電性連接至n井204的鰭片210D)，下拉電晶體PD-2以及傳輸閘電晶體PG-2為多鰭片-鰭式場效電晶體(包含例如，設置於p井206B之上並且電性連接至p井206B的鰭片210E以及鰭片210F)。傳輸閘電晶體PG-1具有設置於源極(例如磊晶源極/汲極特徵部件230B)以及汲極(磊晶源極/汲極特徵部件230A)之間的閘極(例如閘極結構220A)。下拉電晶體PD-1具有設置於源極(例如磊晶源極/汲極特徵部件230C)以及汲極(磊晶源極/汲極特徵部件230B)之間的閘極(例如閘極結構220B)。上拉電晶體PU-1具有設置於源極(例如磊晶源極/汲極特徵部件230E)以及汲極(磊晶源極/汲極特徵部件230D)之間的閘極(例如閘極結構220B)。上拉電晶體PU-2具有設置於源極(例如磊晶源極/汲極特徵部件230F)以及汲極(磊晶源極/汲極特徵部件230G)之間的閘極(例如閘極結構220C)。下拉電晶體PD-2具有設置於源極(例如磊晶源極/汲極特徵部件230H)以及汲極(磊晶源極/汲極特徵部件230I)之間的閘極(例如閘極結構220C)。傳輸閘電晶體PG-2具有設置於源極(例如磊晶源極/汲極特徵部件230I以及汲極(磊晶源極/汲極特徵部件230J)之間的閘極(例如閘極結構220D)。下拉電晶體PD-1以及下拉電晶體PD-2、傳輸閘電晶體PG-1以及傳輸閘電晶體PG-2、及/或上拉電晶體PU-1以及上拉電晶體PU-2的源極/汲極亦由磊晶源極/汲極特徵部件230A至磊晶源極/汲極特徵部件230J的下方的相應鰭片210A至鰭片210F的源極/汲極區所形成。有了這樣的配置，下拉電晶體PD-1以及上拉電晶體PU-1共享一個閘極(亦即，下拉電晶體PD-1的閘極以及上拉電晶體PU-1的閘極由閘極結構220B的相應部分所形成)，下拉電晶體PD-2以及上拉電晶體PU-2共享一個閘極(亦即，下拉電晶體PD-2的閘極以及上拉電晶體PU-2的閘極由閘極結構220C的相應部分所形成)，傳輸閘電晶體PG-1以及下拉電晶體PD-1共享磊晶源極/汲極特徵部件230B(亦即，傳輸閘電晶體PG-1的源極以及下拉電晶體PD-1的汲極由磊晶源極/汲極特徵部件230B所形成)，以及傳輸閘電晶體PG-2以及下拉電晶體PD-2共享磊晶源極/汲極特徵部件230I(亦即，傳輸閘電晶體PG-2的源極以及下拉電晶體PD-2的汲極由磊晶源極/汲極特徵部件230I所形成)。在所描繪的實施例中，上拉電晶體PU-1以及上拉電晶體PU-2被配置為p型鰭式場效電晶體，以及下拉電晶體PD-1、下拉電晶體PD-2、傳輸閘電晶體PG-1以及傳輸閘電晶體PG-2被配置為n型鰭式場效電晶體。在一些實施例中，鰭片210A、鰭片210B、鰭片210E、以及鰭片210F為p型摻雜的鰭片(例如，p型摻雜的矽(silicon)鰭片)；鰭片210C以及鰭片210D為n型摻雜的鰭片(例如，n型摻雜的矽鰭片)；磊晶源極/汲極特徵部件230A至磊晶源極/汲極特徵部件230C以及磊晶源極/汲極特徵部件230H至磊晶源極/汲極特徵部件230J為n型摻雜的特徵部件(例如，以磷(phosphorus)、砷(arsenic)及/或其他n型摻雜務所摻雜的矽或者碳化矽(silicon carbon)磊晶源極/汲極特徵部件)；以及磊晶源極/汲極特徵部件230D至磊晶源極/汲極特徵部件230G為p型摻雜的特徵部件(例如，以硼(boron)、銦(indium)及/或其他p型摻雜務所摻雜的矽鍺(silicon germanium)磊晶源極/汲極特徵部件)。
接點層CO包含導電特徵部件，例如源極/汲極接點250A至源極/汲極接點250H(合稱為裝置階層接點)，其將裝置層連接至第零導孔層V0的導電特徵部件，例如閘極導孔260A、閘極導孔260B、對接閘極接點265A、對接閘極接點265B、以及源極/汲極導孔270A至源極/汲極導孔270F。源極/汲極接點250A位於磊晶源極/汲極特徵部件230A以及源極/汲極導孔270A之間，並且實體上接觸磊晶源極/汲極特徵部件230A以及源極/汲極導孔270A並且將其相連接。源極/汲極接點250B實體上接觸磊晶源極/汲極特徵部件230B以及對接閘極接點265B並且將其相連接。源極/汲極接點250B更進一步位於磊晶源極/汲極特徵部件230E以及對接閘極接點265B之間，並且實體上接觸磊晶源極/汲極特徵部件230E以及對接閘極接點265B並且將其相連接。源極/汲極接點250C位於磊晶源極/汲極特徵部件230C以及源極/汲極導孔270B之間，並且實體上接觸磊晶源極/汲極特徵部件230C以及源極/汲極導孔270B並且將其相連接。源極/汲極接點250D位於磊晶源極/汲極特徵部件230F以及源極/汲極導孔270C之間，並且實體上接觸磊晶源極/汲極特徵部件230F以及源極/汲極導孔270C並且將其相連接。源極/汲極接點250E位於磊晶源極/汲極特徵部件230E以及源極/汲極導孔270D之間，並且實體上接觸磊晶源極/汲極特徵部件230E以及源極/汲極導孔270D並且將其相連接。源極/汲極接點250F位於磊晶源極/汲極特徵部件230H以及源極/汲極導孔270E之間，並且實體上接觸磊晶源極/汲極特徵部件230H以及源極/汲極導孔270E並且將其相連接。源極/汲極接點250G位於磊晶源極/汲極特徵部件230G以及對接閘極接點265A之間，並且實體上接觸磊晶源極/汲極特徵部件230G以及對接閘極接點265A並且將其相連接。源極/汲極接點250H位於磊晶源極/汲極特徵部件230J以及源極/汲極導孔270F之間，並且實體上接觸磊晶源極/汲極特徵部件230J以及源極/汲極導孔270F並且將其相連接。對接閘極接點265A實體上接觸閘極結構220B(例如，閘極結構220B的閘極電極)以及源極/汲極接點250G，使得閘極結構220B藉由對接閘極接點265A以及源極/汲極接點250G電性連接至磊晶源極/汲極特徵部件230G以及磊晶源極/汲極特徵部件230I。對接閘極接點265B實體上接觸閘極結構220C(例如，閘極結構220C的閘極電極)以及源極/汲極接點250B，使得閘極結構220C藉由對接閘極接點265B以及源極/汲極接點250B電性連接至磊晶源極/汲極特徵部件230D以及磊晶源極/汲極特徵部件230B。有了這樣的接點層配置，源極/汲極接點250B將下拉電晶體PD-1的汲極電性連接至上拉電晶體PU-1的汲極，使得下拉電晶體PD-1以及上拉電晶體PU-1的共同汲極可以提供儲存節點SN，其藉由對接閘極接點265B電性連接至上拉電晶體PU-2的閘極以及下拉電晶體PD-2的閘極。更進一步而言，源極/汲極接點250G將下拉電晶體PD-2的汲極電性連接至上拉電晶體PU-2的汲極，使得下拉電晶體PD-2以及上拉電晶體PU-2的共同汲極形成儲存節點SNB，其藉由對接閘極接點265A以及源極/汲極接點250G電性連接至上拉電晶體PU-1的閘極以及下拉電晶體PD-1的閘極。
接點層CO、第一金屬層M1、第二金屬層M2、第三金屬層M3、以及第四金屬層M4的導電特徵部件沿著第一佈線方向或者不同於第一佈線方向的第二佈線方向進行佈線。例如，第一佈線方向為x方向(且實質上平行於閘極結構220A至閘極結構220D的縱向方向)，以及第二佈線方向為y方向(且實質上平行於鰭片210A至鰭片210F的縱向方向)。在所描繪的實施例中，源極/汲極接點250A至源極/汲極接點250H具有實質上沿著x方向(亦即，第一佈線方向)的縱向(longitudinal/lengthwise)方向，以及對接閘極接點265A以及對接閘極接點265B具有實質上沿著y方向(亦即，第二佈線方向)的縱向方向。換句話說，源極/汲極接點250A至源極/汲極接點250H的最長的尺寸(例如長度)係沿著x方向，而對接閘極接點265A以及對接閘極接點265B的最長的尺寸係沿著y方向。源極/汲極接點250A至源極/汲極接點250H以及對接閘極接點265A與對接閘極接點265B實質上為長方體形狀(亦即，各別具有大於寬度的長度)，但本揭露考慮源極/汲極接點250A至源極/汲極接點250H及/或對接閘極接點265A與對接閘極接點265B具有不同形狀及/或形狀的組合以優化及/或改善效能(例如減少電阻)及/或佈局足跡(footprint)(例如減少密度)。源極/汲極接點250A跨度(spans)鰭片210A以及鰭片210B；源極/汲極接點250B跨度鰭片210A、鰭片210B、以及鰭片210C；源極/汲極接點250C跨度鰭片210A以及鰭片210B；源極/汲極接點250D跨度鰭片210D；源極/汲極接點250E跨度鰭片210C；源極/汲極接點250F跨度鰭片210E以及鰭片210F；源極/汲極接點250G跨度鰭片210D、鰭片210E、以及鰭片210F；以及源極/汲極接點250H跨度鰭片210E、以及鰭片210F。在所描繪的實施例中，源極/汲極接點250A、源極/汲極接點250D、以及源極/汲極接點250F重疊單元邊界MC的上方邊緣，而源極/汲極接點250C、源極/汲極接點250E、以及源極/汲極接點250H重疊單元邊界MC的下方邊緣。在一些實施例中，源極/汲極接點250A、源極/汲極接點250D、以及源極/汲極接點250F重疊兩個記憶體單元，例如SRAM單元200以及位於正上方且相鄰於SRAM單元200的上方邊緣的一個記憶體單元。在一些實施例中，源極/汲極接點250C、源極/汲極接點250E、以及源極/汲極接點250H重疊兩個記憶體單元，例如SRAM單元200以及位於正下方且相鄰於SRAM單元200的下方邊緣的一個記憶體單元。在所描繪的實施例的更進一步而言，源極/汲極接點250C亦重疊單元邊界MC的左邊緣而源極/汲極接點250F亦重疊單元邊界MC的右邊緣。在一些實施例中，源極/汲極接點250C重疊第三記憶體單元，例如直接相鄰於SRAM單元200的左邊緣的記憶體單元，及/或源極/汲極接點250F重疊第三記憶體單元，例如直接相鄰於SRAM單元200的右邊緣的記憶體單元。
第零導孔層V0的導電特徵部件，例如閘極導孔260A、閘極導孔260B、以及源極/汲極導孔270A至源極/汲極導孔270F，將接點層CO連接至第一金屬層M1的導電特徵部件，例如位元線280A、互補位元線280B、電性連接至第一電壓(例如，正供應電壓，如V DD)的第一電壓線(例如V DD線280C)、對應於SRAM單元200的字元線的字元線接觸墊(landing pad) (例如，字元線接觸墊280D(WL LP1)以及字元線接觸墊280E(WL LP2))、對應於SRAM單元200的第二電壓線且電性連接至第二電壓(例如，接地電壓，如V SS)的電壓線接觸墊(例如第一V SS接觸墊280F(第一V SSLP1))、以及對應於SRAM單元200的第三電壓線且亦電性連接至第二電壓(例如如V SS)的電壓線接觸墊(例如第二V SS接觸墊280G(第二V SSLP1))。源極/汲極導孔270A位於源極/汲極接點250A以及位元線280A之間，並且實體上接觸源極/汲極接點250A以及位元線280A並且將其相連接，而源極/汲極導孔270F位於源極/汲極接點250H以及互補位元線280B之間，並且實體上接觸源極/汲極接點250H以及互補位元線280B並且將其相連接。源極/汲極導孔270C位於源極/汲極接點250D以及V DD線280C之間，並且實體上接觸源極/汲極接點250D以及V DD線280C並且將其相連接，而源極/汲極導孔270D位於源極/汲極接點250E以及V DD線280C之間，並且實體上接觸源極/汲極接點250E以及V DD線280C並且將其相連接。有了這樣的配置，傳輸閘電晶體PG-1的汲極藉由源極/汲極接點250A以及源極/汲極導孔270A電性連接至位元線280A，傳輸閘電晶體PG-2的汲極藉由源極/汲極接點250H以及源極/汲極導孔270F電性連接至互補位元線280B，上拉電晶體PU-1的源極藉由源極/汲極接點250E以及源極/汲極導孔270D電性連接至V DD線280C，以及上拉電晶體PU-2的源極藉由源極/汲極接點250D以及源極/汲極導孔270C電性連接至V DD線280C。閘極導孔260A位於閘極結構220A(例如在此的閘極電極)以及字元線接觸墊280D之間，並且實體上接觸閘極結構220A以及字元線接觸墊280D並且將其相連接。閘極導孔260B位於閘極結構220D(例如在此的閘極電極)以及字元線接觸墊280E之間，並且實體上接觸閘極結構220D以及字元線接觸墊280E並且將其相連接。源極/汲極導孔270B位於源極/汲極接點250C以及第一V SS接觸墊280F之間，並且實體上接觸源極/汲極接點250C以及第一V SS接觸墊280F並且將其相連接，以及源極/汲極導孔270E位於源極/汲極接點250F以及第二V SS接觸墊280G之間，並且實體上接觸源極/汲極接點250F以及第二V SS接觸墊280G並且將其相連接。
第一導孔層V1包含導電特徵部件，例如導孔285A至導孔285D，其將第一金屬層M1連接至第二金屬層M2的導電特徵部件，例如第一字元線290A(或稱字元線290A)、對應於第二電壓線的電壓線接觸墊(例如第一V SS接觸墊290B(第一V SSLP2))、以及對應於第三電壓線的電壓線接觸墊(例如第二V SS接觸墊290C(第二V SSLP2))。導孔285A位於字元線接觸墊280D以及第一字元線290A之間，並且實體上接觸字元線接觸墊280D以及第一字元線290A並且將其相連接，而導孔285B位於字元線接觸墊280E以及第一字元線290A之間，並且實體上接觸字元線接觸墊280E以及第一字元線290A並且將其相連接。有了這樣的配置，傳輸閘電晶體PG-1的閘極藉由閘極導孔260A、字元線接觸墊280D、以及導孔285A電性連接至第一字元線290A，而傳輸閘電晶體PG-2的閘極藉由閘極導孔260B、字元線接觸墊280E、以及導孔285B電性連接至第一字元線290A。導孔285C位於第一V SS接觸墊280F以及第一V SS接觸墊290B之間，並且實體上接觸第一V SS接觸墊280F以及第一V SS接觸墊290B並且將其相連接，而導孔285D位於第二V SS接觸墊280G以及第二V SS接觸墊290C之間，並且實體上接觸第二V SS接觸墊280G以及第二V SS接觸墊290C並且將其相連接。
第二導孔層V2包含導電特徵部件，例如導孔295A至導孔295C，其將第二金屬層M2連接至第三金屬層M3的導電特徵部件，例如第一V SS線300A、第二V SS線300B、以及字元線接觸墊300C(WL LP3)。第三導孔層V3包含導電特徵部件，例如導孔305，其將第三金屬層M3連接至第四金屬層M4的導電特徵部件，例如第二字元線310。導孔295A位於第一V SS接觸墊290B以及第一V SS線300A之間，並且實體上接觸第一V SS接觸墊290B以及第一V SS線300A並且將其相連接，而導孔295B位於第二V SS接觸墊290C以及第二V SS線300B之間，並且實體上接觸第二V SS接觸墊290C以及第二V SS線300B並且將其相連接。有了這樣的配置，下拉電晶體PD-1的源極藉由源極/汲極接點250C、源極/汲極導孔270B、第一V SS接觸墊280F、導孔285A、第一V SS接觸墊290B、以及導孔295A電性連接至第一V SS線300A，而下拉電晶體PD-2的源極藉由源極/汲極接點250F、源極/汲極導孔270E、第二V SS接觸墊280G、導孔285D、第二V SS接觸墊290C、以及導孔295B電性連接至第二V SS線300B，使得下拉電晶體PD-1的源極以及下拉電晶體PD-2的源極兩者皆電性連接至接地電壓及/或參考電壓，例如V SS。導孔295C位於第一字元線290A以及字元線接觸墊300C之間，並且實體上接觸第一字元線290A以及字元線接觸墊300C並且將其相連接，而導孔305位於字元線接觸墊300C以及第二字元線310之間，並且實體上接觸字元線接觸墊300C以及第二字元線310並且將其相連接。有了這樣的配置，第一字元線290A藉由導孔295C、字元線接觸墊300C、以及導孔305電性連接至第二字元線310，使得傳輸閘電晶體PG-1的閘極以及傳輸閘電晶體PG-2的閘極電性連接至第一字元線290A以及第二字元線310兩者。
在SRAM單元200之中，奇數的金屬層(亦即，第一金屬層M1以及第三金屬層M3)的金屬線沿著y方向(亦即，第二佈線方向)進行佈線，而偶數的金屬層(亦即，第二金屬層M2以及第四金屬層M4)的金屬線沿著x方向(亦即，第一佈線方向)進行佈線。例如，位元線280A、互補位元線280B、V DD線280C、字元線接觸墊280D、字元線接觸墊280E、第一V SS接觸墊280F、以及第二V SS接觸墊280G具有實質上沿著y方向的縱向方向；第一字元線290A、第一V SS接觸墊290B、以及第二V SS接觸墊290C具有實質上沿著x方向的縱向方向；第一V SS線300A、第二V SS線300B、以及字元線接觸墊300C具有實質上沿著y方向的縱向方向；以及第二字元線310具有實質上沿著x方向的縱向方向。換句話說，位元線280A、互補位元線280B、V DD線280C、字元線接觸墊280D、字元線接觸墊280E、第一V SS接觸墊280F、第二V SS接觸墊280G、第一V SS線300A、第二V SS線300B、以及字元線接觸墊300C的最長尺寸(例如長度)係沿著y方向，而第一字元線290A、第一V SS接觸墊290B、第二V SS接觸墊290C、以及第二字元線310的最長尺寸係沿著x方向。第一金屬層M1、第二金屬層M2、第三金屬層M3、以及第四金屬層M4的金屬線實質上為長方體形狀(亦即，各別具有大於寬度的長度)，但本揭露考慮第一金屬層M1、第二金屬層M2、第三金屬層M3、以及第四金屬層M4的金屬線具有不同形狀及/或形狀的組合以優化及/或改善效能(例如減少電阻)及/或佈局足跡 (例如減少密度)。
“接觸墊”大致上指在金屬層之中為SRAM單元200提供中等(intermediate)、區域(local)內連的金屬線，例如(1)在裝置階層特徵部件(例如閘極或者源極/汲極)與SRAM單元200的位元線(例如位元線280A及/或互補位元線280B)、字元線(例如第一字元線290A以及第二字元線310)、或者SRAM單元200的電壓線(例如V DD線280C、第一V SS線300A、及/或第二V SS線300B)之間的中等、區域內連，或者(2)位元線、字元線、或者電壓線之間的中等、區域內連。例如，在第二金屬層M2中的第一字元線290A分別藉由(在第一金屬層M1中的)字元線接觸墊280D以及(在第一金屬層M1中的)字元線接觸墊280E連接至裝置層(DL)中的傳輸閘電晶體PG-1的閘極以及傳輸閘電晶體PG-2的閘極；在第三金屬層M3中的第一V SS線300A分別藉由(在第二金屬層M2中的)第一V SS接觸墊290B以及(在第一金屬層M1中的)第一V SS接觸墊280F連接至裝置層(DL)中的下拉電晶體PD-1的源極；在第三金屬層M3中的第二V SS線300B分別藉由(在第二金屬層M2中的)第二V SS接觸墊290C以及(在第一金屬層M1中的)第二V SS接觸墊280G連接至裝置層(DL)中的下拉電晶體PD-2的源極；以及在第四金屬層M4中的第二字元線310藉由(在第三金屬層M3中的)字元線接觸墊300C連接至在第二金屬層M2中的第一字元線290A。SRAM單元200的接觸墊足夠大的縱向尺寸以為覆蓋在其上方的導孔提供足夠的接觸區域(因而減少重疊的問題並且提供更大的圖案化彈性)，並且小於SRAM單元200的位元線、字元線、及/或電壓線的縱向尺寸。在所描繪的實施例中，SRAM單元200的接觸墊具有小於SRAM單元200的尺寸，例如沿著x方向的尺寸小於單元寬度W，以及沿著y方向的尺寸小於單元高度H，而SRAM單元200的位元線、字元線、以及電壓線所具有的尺寸大於SRAM單元200的尺寸，例如沿著x方向的尺寸大於單元寬度W，及/或沿著y方向的尺寸大於單元高度H。例如，在第一金屬層M1中，位元線280A、互補位元線280B、以及V DD線280C沿著y方向所具有的尺寸大於單元高度H，而字元線接觸墊280D、字元線接觸墊280E、第一V SS接觸墊280F、第二V SS接觸墊280G沿著y方向所具有的尺寸小於單元高度H。在另一個範例中，在第二金屬層M2中，第一字元線290A沿著x方向所具有的尺寸大於單元寬度W，而第一V SS接觸墊290B以及第二V SS接觸墊290C沿著x方向所具有的尺寸小於單元寬度W。在另一個範例中，在第三金屬層M3中，第一V SS線300A以及第二V SS線300B沿著y方向所具有的尺寸大於單元高度H，而字元線接觸墊300C沿著y方向所具有的尺寸小於單元高度H。在一些實施例中，位元線280A的長度及/或互補位元線280B的長度足夠允許在一行中的複數個SRAM單元電性連接至位元線280A及/或互補位元線280B。在一些實施例中，V DD線280C的長度足夠允許在一行中的複數個SRAM單元電性連接至V DD線280C。在一些實例中，第一字元線290A的長度及/或第二字元線310的長度足夠允許在一列中的複數個SRAM單元電性連接至第一字元線290A及/或第二字元線310。在一些實例中，第一V SS線300A的長度及/或第二V SS線300B的長度足夠允許在一行中的複數個SRAM單元電性連接至第一V SS線300A及/或第二V SS線300B。
在縮小化(scaled)的IC科技節點當中，例如20奈米節點至10奈米節點至3奈米節點以及之下，隨著SRAM單元尺寸縮小以實現具有更快的運作速度的SRAM單元(例如，藉由減少電子訊號所移動的距離)，位元線電容值及/或位元線電阻值在SRAM效能當中成為了重要的因素。例如，縮小SRAM單元尺寸應該導致減少電阻值-電容值(RC)延遲，其大致上指出通過IC的電子訊號速度的延遲，源自於電阻值(R)(亦即，材料對於電流流動的抵抗)以及電容值(C)(亦即，材料儲存電荷的能力)的乘積。然而，隨著SRAM單元尺寸縮小(以及SRAM單元密度增加)所帶來的位元線尺寸及/或位元線間隔減少，位元線電容值及/或位元線電阻值被觀察到會增加，從而非理想地增加RC延遲以及減少SRAM速度，例如寫入/讀取速度。必須考慮位元線電容值以及位元線電阻值之間的權衡以優化SRAM效能。例如，由於隨著位元線以及裝置層之間的內連結構的數量增加(例如，接點、導孔、及/或金屬線)，位元線電容值也增加，並且通常隨著多層內連特徵部件的金屬化階層減少，佈線密度會增加(亦即，第一金屬層M1的佈線密度大於第二金屬層M2的佈線密度或者第三金屬層M3的佈線密度)，位於多層內連特徵部件的最低金屬化層(亦即第一金屬層M1)的位元線可減少位元線電容值但增加位元線電阻值(例如，藉由只需要一個導孔以將位元線以及傳輸閘電晶體的汲極相連接，但是需要一個更窄及/或更細的位元線以符合更高的佈局規格)，而位於多層內連特徵部件的較高的金屬化層(亦即第二金屬層M2或者第三金屬層M3)的位元線可增加位元線電容值但減少位元線電阻值(例如，藉由需要不只一個導孔以及至少一個接觸墊以將位元線以及傳輸閘電晶體的汲極相連接，但是允許更寬及/或更厚的位元線以符合一佈局密度規格，其低於第一金屬層M1的佈局密度規格)。
SRAM單元200解決了上述挑戰，其藉由在第一金屬層M1之中，其為在基板202上的內連特徵部件的最低金屬化層，設置位元線(在此為位元線280A以及互補位元線280B)，以縮小位元線電容。例如，位元線280A以及互補位元線280B各具有寬度W1，V DD線280C具有寬度W2，字元線接觸墊280D以及字元線接觸墊280E各具有寬度W3，以及第一V SS接觸墊280F與第二V SS接觸墊280G各具有寬度W4，其中寬度W1為在第一金屬層M1之中的金屬線的最寬、最大的寬度，而寬度W2、寬度W3、以及寬度W4各小於寬度W1。在一些實施例中，寬度W1對寬度W2的比值(亦即W1：W2)為大約1.1至大約2，寬度W1對寬度W3的比值(亦即W1：W3)為大約1.1至大約2，及/或寬度W1對寬度W4的比值(亦即W1：W4)為大約1.1至大約2。小於大約1.1的位元線/其他金屬線M1的寬度比值可能無法提供具有減少位元線電阻值的足夠寬度的位元線，從而退化SRAM效能，例如寫入能力(例如，更高的位元線電阻值導致更差(亦即更大)的位元線IR下降)，而大於大約2的位元線/其他金屬線M1的寬度比值可能提供具有增加位元線電阻值的寬度的位元線(亦即，太寬的位元線)，及/或可能影響單元尺寸(亦即，挳能需要更大的單元尺寸以容納更大的寬度比值)，前述兩者都能退化SRAM效能，例如讀取速度。在一些實施例中，寬度W1對寬度W2的比值為大約1.1至大約1.4，寬度W1對寬度W3的比值為大約1.1至大約1.4，及/或寬度W1對寬度W4的比值(亦即W1：W4)為大約1.1至大約1.4以優化SRAM效能。在所描繪的實施例的更進一步而言，V DD線280C具有在SRAM單元200的第一金屬層M1中的金屬線最小的寬度(亦即，寬度W2亦小於寬度W3以及寬度W4)。在一些實施例中，寬度W2大於寬度W3及/或寬度W4。在一些實施例中，寬度W2實質上與寬度W3及/或寬度W4相同。寬度W3大於寬度W4、小於W4、及/或實質上與W4相同。在一些實施例中，字元線接觸墊280D以及字元線接觸墊280E具有不同的寬度。在一些實施例中，第一V SS接觸墊280F以及第二V SS接觸墊280G。
藉由在第一金屬層M1之中設置位元線280A以及互補位元線280B以減少位元線的電容值，並藉由將位元線280A以及互補位元線280B配置為第一金屬層M1的最寬金屬線以減少位元線的電阻值，為SRAM單元提供了相較於傳統SRAM單元而言優化的電性特徵以及SRAM單元密度。在一些實施例中，藉由將位元線280A以及互補位元線280B配置為第一金屬層M1的最寬金屬線以減少位元線的電阻值減少了位元線IR下降(亦即，當電流流經位元線時跨過位元線的電壓下降)，其增加SRAM讀取/寫入速度及/或減少SRAM讀取/寫入所需的最小運作電壓(V min)。例如，在寫入操作當中，例如用以寫入邏輯0至儲存節點SN的操作中，傳輸閘電晶體PG-1需要壓過(dominate over) 上拉電晶體PU-1以下沉在位元線(BL(0))的電壓，而非停留在電源供應電壓V DD。具有較大的IR下降的位元線降低傳輸閘電晶體PG-1的驅動能力，從而需要更高的最小運作電壓。相比之下，由於位元線280A及/或互補位元線280B被設置以及被配置於SRAM單元200之中以呈現最小電阻值，位元線280A及/或互補位元線280B呈現比在傳統的SRAM單元的位元線中所觀察到的IR下降更低，從而改善SRAM的效能。
SRAM單元200的導孔，例如閘極導孔260A、閘極導孔260B、源極/汲極導孔270A至源極/汲極導孔270F、導孔285A至導孔285D、導孔295A至導孔295C、以及導孔305為實質上正方體形狀及/或圓形形狀(亦即，每個都具有沿著x方向的尺寸實質上與沿著y方向的尺寸相同)。SRAM單元200的導孔可具有不同尺寸、不同形狀、及/或尺寸的組合、及/或形狀的組合以優化及/或改善效能(例如減少電阻)及/或佈局足跡 (例如減少密度及/或SRAM單元200的尺寸)。在所描繪的實施例中，對應於SRAM單元200的V SS線的源極/汲極導孔，例如源極/汲極導孔270B以及源極/汲極導孔270E，為實質上長方體形狀及/或橢圓形形狀(亦即，每個都具有沿著x方向的尺寸D1與沿著y方向的尺寸D2不同)以減少有關於從下拉電晶體PD-1、下拉電晶體PD-2的源極至第一金屬層M1的內連結構的接點電阻值(亦即，將磊晶源極/汲極特徵部件230C連接至第一V SS接觸墊280F的源極/汲極接點250C以及源極/汲極導孔270B，以及將磊晶源極/汲極特徵部件230H連接至第二V SS接觸墊280G的源極/汲極接點250F以及源極/汲極導孔270E)。上述源極/汲極導孔亦可被稱為槽形(slot-shaped)導孔。在一些實施例中，尺寸D1對尺寸D2的比值(亦即D1：D2)為大約1.5至大約3。對應於V SS線的源極/汲極導孔的最長尺寸/最短尺寸的比值小於大約1.5提供了具圓形形狀或者類圓形的形狀的源極/汲極導孔，其可以增加電阻值及/或負面地影響臨界尺寸精度。對應於V SS線的源極/汲極導孔的最長尺寸/最短尺寸的比值大於大約3可能會負面地影響位元線寬度。例如，當增加尺寸D1以提供大於大約3的源極/汲極導孔270B以及源極/汲極導孔270E的最長尺寸/最短尺寸的比值，源極/汲極導孔270B以及源極/汲極導孔270E會開始延伸於第一金屬層M1的位元線區域之中並且覆蓋第一金屬層M1的位元線區域，例如第一金屬層M1當中位元線280A以及互補位元線280B所在的區域。位元線寬度(例如寬度W1)會因此非理想地減少，以容納大於大約3的最長尺寸/最短尺寸的比值，例如以防止源極/汲極導孔270B與位元線280A及/或源極/汲極導孔270E與互補位元線280B非理想的電性連接。更進一步而言，可增加第一金屬層M1的接觸墊的寬度，例如第一V SS接觸墊280F以及第二V SS接觸墊280G的寬度W4，以確保第一金屬層M1的接觸墊以及源極/汲極導孔270B與源極/汲極導孔270E的正確電性連接，或者當最長尺寸/最短尺寸的比值大於大約3時，改善第一金屬層M1的接觸墊以及源極/汲極導孔270B與源極/汲極導孔270E的重疊，其亦可能需要非理想性地減少位元線寬度。因此，小於大約3的源極/汲極導孔的最長尺寸/最短尺寸的比值會最小化源極/汲極導孔的電阻值，而在容納位元線寬度時，如在此所揭露的位元線寬度，其最大化位元線電阻值的縮減。在一些實施例中，對應於SRAM單元200的V SS線的源極/汲極接點，例如源極/汲極接點250C以及源極/汲極接點250F，亦被配置以具有能夠更進一步減少有關於從下拉電晶體PD-1、下拉電晶體PD-2的源極至第一金屬層M1的內連結構的接點電阻值的長度對寬度的比值。例如，沿著x方向的源極/汲極接點250C及/或源極/汲極接點250F的長度對沿著y方向的源極/汲極接點250C及/或源極/汲極接點250F的寬度(亦即L/W)的比值為大於大約3。在一些實施例中，相鄰的SRAM單元可共享與V SS線的內連結構，例如源極/汲極接點(例如，對應於V SS線的源極/汲極接點250C與源極/汲極接點250F及/或源極/汲極導孔270B與源極/汲極導孔270E)。在此實施例中，對應於小於大約3的V SS線的源極/汲極接點的長度/寬度比值可能不延伸至單元邊界MC，其與相鄰的SRAM單元共享。在一些實施例中，對應於大於大約3的V SS線的源極/汲極接點的長度/寬度比值可以確保源極/汲極接點250C與源極/汲極接點250F延伸超過單元邊界MC至相鄰SRAM單元之中。
本揭露考慮SRAM單元200的導孔以及金屬線的需多設置位置。在所描繪的實施例中，在第一金屬層M1之中的位元線280A、互補位元線280B、以及V DD線280C跨度單元高度H以及重疊單元邊界MC的上方邊緣以及下方邊緣，並且延伸超過單元邊界MC的上方邊緣以及下方邊緣；在第二金屬層M2之中的第一V SS接觸墊290B跨度單元寬度W以及重疊單元邊界MC的左方邊緣以及右方邊緣，並且延伸超過單元邊界MC的左方邊緣以及右方邊緣；在第三金屬層M3之中的第一V SS線300A以及第二V SS線300B跨度單元高度H以及重疊單元邊界MC的上方邊緣以及下方邊緣，並且延伸超過單元邊界MC的上方邊緣以及下方邊緣；以及在第四金屬層M4之中的第二字元線310跨度單元寬度W以及重疊單元邊界MC的左方邊緣以及右方邊緣，並且延伸超過單元邊界MC的左方邊緣以及右方邊緣。在此實施例中，位元線280A、互補位元線280B、以及V DD線280C、第一V SS線300A以及第二V SS線300B可重疊三個記憶體單元，例如SRAM單元200、位於正上方且相鄰於SRAM單元200的一個記憶體單元、以及位於正下方且相鄰於SRAM單元200的一個記憶體單元。在一些實施例中，第一V SS接觸墊290B以及第二字元線310可重疊三個記憶體單元，例如SRAM單元200、位於正左方且相鄰於SRAM單元200的一個記憶體單元、以及位於正右方且相鄰於SRAM單元200的一個記憶體單元。在所描繪的實施例的更進步而言，源極/汲極導孔270A、源極/汲極導孔270C、源極/汲極導孔270E、第二V SS接觸墊280G、導孔285D、第二V SS接觸墊290C、以及導孔295B重疊單元邊界MC的上方邊緣；源極/汲極導孔270B、源極/汲極導孔270D、源極/汲極導孔270F、第一V SS接觸墊280F、導孔285C、第一V SS接觸墊290B、以及導孔295A重疊單元邊界MC的下方邊緣；閘極導孔260A、源極/汲極導孔270B、字元線接觸墊280D、第一V SS接觸墊280F、導孔285A、第一V SS接觸墊290B、以及導孔295A重疊單元邊界MC的左方邊緣；以及閘極導孔260B、源極/汲極導孔270E、字元線接觸墊280E、第二V SS接觸墊280G、導孔285B、第二V SS接觸墊290C、以及導孔295B重疊單元邊界MC的右方邊緣。在此實施例中，源極/汲極導孔270A以及源極/汲極導孔270C可重疊兩個記憶體單元，例如SRAM單元200以及位於正上方且相鄰於SRAM單元200的一個記憶體單元；源極/汲極導孔270D以及源極/汲極導孔270F可重疊兩個記憶體單元，例如SRAM單元200以及位於正下方且相鄰於SRAM單元200的一個記憶體單元；閘極導孔260A、字元線接觸墊280D、以及導孔285A可重疊兩個記憶體單元，例如SRAM單元200以及位於正左方且相鄰於SRAM單元200的一個記憶體單元；以及閘極導孔260B、字元線接觸墊280E、以及導孔285B可重疊兩個記憶體單元，例如SRAM單元200以及位於正右方且相鄰於SRAM單元200的一個記憶體單元。在此實施例中，源極/汲極導孔270E、第二V SS接觸墊280G、導孔285D、第二V SS接觸墊290C、以及導孔295B可重疊四個記憶體單元，例如SRAM單元200、位於正右方且相鄰於SRAM單元200的一個記憶體單元、位於正上方且相鄰於SRAM單元200的一個記憶體單元、以及位於正對角(diagonal)且相鄰於SRAM單元200的一個記憶體單元(例如，與正右方的SRAM單元以及正上方的SRAM單元共享單元邊界的一個SRAM單元)。在此實施例中，源極/汲極導孔270B、第一V SS接觸墊280F、導孔285C、第一V SS接觸墊290B、以及導孔295A可重疊四個記憶體單元，例如SRAM單元200、位於正左方且相鄰於SRAM單元200的一個記憶體單元、位於正下方且相鄰於SRAM單元200的一個記憶體單元、以及位於正對角(diagonal)且相鄰於SRAM單元200的一個記憶體單元(例如，與正左方的SRAM單元以及正下方的SRAM單元共享單元邊界的一個SRAM單元)。
配置SRAM單元200以具有雙字元線結構(亦即，在第二金屬層M2中的第一字元線290A以及在第四金屬層M4中的第二字元線310，其皆電性連接至傳輸閘電晶體PG-1以及傳輸閘電晶體PG-2)可以藉由相較於單一字元線結構而減少字元線的電阻值，以更進一步優化SRAM效能。在一些實施例中，觀察到兩個平行且電性連接在一起的金屬的字元線可以減少字元線的電阻值至少50%。例如，若是在第二金屬層M2中的第一字元線290A所提供的電阻值為1X(1倍)，而在第四金屬層M4中的第二字元線310所提供的電阻值為0.8X，則堆疊並且連接在第二金屬層M2中的第一字元線290A以及在第四金屬層M4中的第二字元線310以提供雙字元線結構可提供大約0.444X(例如，1/(1/1+1/0.8)X ≈0.444X)的等效字元線的電阻值。第一字元線290A以及第二字元線310之間的內連結構(在此由導孔295C、字元線接觸墊300C、以及導孔305所形成)在此之後稱為字元線帶(strap)、字元線帶模組、及/或字元線拾起(pick-up)區。在所描繪的實施例中，SRAM單元200包含在V DD線280C上方的SRAM單元200的中央區之中的單一字元線帶。在一些實施例中，SRAM單元200包含連接第一字元線290A以及第二字元線310的複數個字元線帶。在一些實施例中，字元線帶不位於SRAM單元200之中，而是位於與SRAM單元200共享雙字元線結構的一個SRAM單元。例如，在納入SRAM單元200於具有將SRAM單元設置為列以及行的記憶體陣列的位置，字元線帶可位於SRAM單元200的相同列的一個SRAM單元之中。第7圖所描繪，其根據本揭露的各樣態，為具有雙字元線結構的基於SRAM的記憶體400的局部示意平面圖。為了清晰和簡單化，在第1圖之中的記憶體100以及第7圖的記憶體400的類似特徵部件由相同的參考編號所辨別。在第7圖中，記憶體陣列12為4x8的SRAM陣列(亦即，4行、8列)，其中各列在一對邊緣單元30之間具有四個SRAM單元200，而各行在一對邊緣單元30之間具有八個SRAM單元200。SRAM單元200的各列共享第一字元線，例如在第二金屬層M2的第一字元線290A，以及共享第二字元線，例如在第四金屬層M4的第二字元線310，其中各列具有一個字元線帶位於列的至少一個SRAM單元200(亦即，位元單元)中以及具有一個字元線帶位於列的至少一個邊緣單元30中。例如，列R1至列R8之每一者具有各自的字元線帶410A位於其SRAM單元200的其中之一(亦即，在一列的四個SRAM單元200共享第一字元線、第二字元線、以及各自的字元線帶410A)以及各自的字元線帶410B位於其邊緣單元30的其中之一。在所描繪的實施例中，列R1至列R8之每一者具有各自的字元線帶410B位於各自的兩個邊緣單元30。在每一個列具有多於四個SRAM單元200的實施例中，字元線帶可由在一列的每四個SRAM單元、在一列的每八個SRAM單元、或者在一列的其他數量的SRAM單元所形成並且共享。在一些實施例中，字元線帶410A係設置於不同行。在一些實施例中，字元線帶410A係設置於相同的行。在第7圖中，行C1具有一個字元線帶410A、行C2具有兩個字元線帶410A、行C3具有三個字元線帶410A、以及行C4具有兩個字元線帶410A，其中字元線帶410A並不位於沿著y方向的直接相鄰的SRAM單元200之中。本揭露考慮在記憶體陣列12之中的任何字元線帶410A的配置。第7圖為了清晰的目的已被簡化，以更容易理解本揭露的發明概念。可在記憶體400加入額外的特徵，且以上所述的一些特徵部件在記憶體400的其他實施例中可被取代、調整、或者移除。
藉由相較於單一V SS線結構而言減少V SS線結構的電阻值，將SRAM單元200配置為具有雙V SS線結構可進一步優化SRAM效能。在一些實施例中，類似於雙字元線結構，觀察到兩個平行且電性連接在一起的金屬的V SS線可以減少V SS線的電阻值至少50%。第8A圖、第8B圖、以及第8C圖根據本揭露的各樣態，為具有雙V SS線結構的基於SRAM的記憶體的許多層的許多俯視平面圖。例如，第8A圖根據本揭露的各樣態，為具有雙V SS線結構的基於SRAM的記憶體在第二金屬層M2、第二導孔層V2、第三金屬層M3、第三導孔層V3、以及第四金屬層M4 (亦即，M2/V2/M3/V3/M4)之中的導電特徵部件的部分或者整體的許多俯視平面圖；第8B圖根據本揭露的各樣態，為具有雙V SS線結構的基於SRAM的記憶體在第二金屬層M2、第二導孔層V2、以及第三金屬層M3 (亦即，M2/V2/M3)之中的導電特徵部件的部分或者整體的許多俯視平面圖；以及第8C圖根據本揭露的各樣態，為具有雙V SS線結構的基於SRAM的記憶體在第三金屬層M3、第三導孔層V3、以及第四金屬層M4 (亦即，M3/V3/M4)之中的導電特徵部件的部分或者整體的許多俯視平面圖。第8A圖、第8B圖、以及第8C圖為了清晰的目的已被簡化，以更容易理解本揭露的發明概念。可在基於SRAM的記憶體加入額外的特徵，且以下所述的一些特徵部件在基於SRAM的記憶體的其他實施例中可被取代、調整、或者移除。
在第8A圖、第8B圖、以及第8C圖之中，SRAM單元200為更進一步包含SRAM單元200-1、SRAM單元200-2、SRAM單元200-3、SRAM單元200-4、SRAM單元200-5、SRAM單元200-6、以及SRAM單元200-7的記憶體陣列的一部份，前述每一者都能被配置為類似SRAM單元200。所描繪的記憶體陣列為兩個直接相鄰的行(亦即行N以及行N+1，其中N為在記憶體陣列之中的行的數量)以及四個直接相鄰的列(亦即列M、列M+1、列M+2、以及列M+3，其中M為在記憶體陣列之中的列的數量)，其中SRAM單元200位於列M以及行N。第二金屬層M2包含SRAM單元200的第一字元線290A，其沿著列M持續性地延伸，使得第一字元線290A由SRAM單元200及SRAM單元200-4所共享；第二金屬層M2包含沿著列M+1持續性地延伸的第一字元線290D，使得第一字元線290D由SRAM單元200-1及SRAM單元200-5所共享；第二金屬層M2包含沿著列M+2持續性地延伸的第一字元線290E，使得第一字元線290E由SRAM單元200-2及SRAM單元200-6所共享；以及第二金屬層M2包含沿著列M+3持續性地延伸的第一字元線290F，使得第一字元線290F由SRAM單元200-3及SRAM單元200-7所共享。有了這樣的配置，記憶體陣列的每一個SRAM單元具有各自的第一字元線(亦即，第一字元線290A、第一字元線290D、第一字元線290E、或者第一字元線290F)，前述字元線藉由各自在第二金屬層M2下方的第一字元線內連結構(包含在第零導孔層V0的閘極導孔、在第一金屬層M1的字元線接觸墊、以及在第一導孔層V1的導孔)電性連接至各自的下拉電晶體PD-1的閘極以及各自的下拉電晶體PD-2的閘極。
第三金屬層M3包含SRAM單元200的第一V SS線300A，其沿著y方向持續性地延伸，使得第一V SS線300A由行N的SRAM單元所共享(在此為SRAM單元200、SRAM單元200-1、SRAM單元200-2、以及SRAM單元200-3)；第三金屬層M3包含SRAM單元200的第二V SS線300B，其沿著y方向持續性地延伸，使得第二V SS線300B由行N的SRAM單元以及行N+1的SRAM單元所共享(在此為SRAM單元200-4、SRAM單元200-5、SRAM單元200-6、以及SRAM單元200-7)；以及第三金屬層M3包含第一V SS線300D，其沿著y方向持續性地延伸，使得第一V SS線300D由行N+1的SRAM單元所共享。第二V SS線300B重疊在行N中的SRAM單元的單元邊界以及在行N+1中的SRAM單元的單元邊界之間的介面。有了這樣的配置，每一個記憶體陣列的SRAM單元具有各自的第一V SS線(例如，第一V SS線300A或者第一V SS線300D)以及各自的第二V SS線(例如第二V SS線300B)，前述V SS線藉由在第三金屬層M3下方的V SS內連結構分別電性連接至各自的下拉電晶體PD-1的源極以及各自的下拉電晶體PD-2的源極，前述的每一個V SS內連結構包含在接點層CO的源極/汲極揭點、在第零導孔層V0的源極/汲極導孔、在第一金屬層M1的第一V SS接觸墊、在第一導孔層V1的導孔、在第二金屬層M2的第二V SS接觸墊、以及在第二導孔層V2的導孔。在第8A圖、第8B圖、以及第8C圖之中描繪在第二金屬層M2至第二導孔層V2的V SS內連結構的部分，例如由SRAM單元200以及SRAM單元200-1所共享的第一V SS內連結構，其包含第一V SS接觸墊290B(第一V SSLP2)以及導孔295A；由SRAM單元200以及SRAM單元200-4所共享的第二V SS內連結構，其包含第二V SS接觸墊290C(第二V SSLP2)以及導孔295B；由SRAM單元200-2以及SRAM單元200-3所共享的第一V SS內連結構，其包含第一V SS接觸墊290G(第一V SSLP2)以及導孔295D；由SRAM單元200-3以及SRAM單元200-7所共享的第二V SS內連結構，其包含第二V SS接觸墊290H(第二V SSLP2)以及導孔295E；由SRAM單元200-4以及SRAM單元200-5所共享的第一V SS內連結構，其包含第一V SS接觸墊290I(第一V SSLP2)以及導孔295F；由SRAM單元200-5以及SRAM單元200-6所共享的第二V SS內連結構，其包含第二V SS接觸墊290J(第二V SSLP2)以及導孔295G；以及由SRAM單元200-6以及SRAM單元200-7所共享的第一V SS內連結構，其包含第一V SS接觸墊290K(第一V SSLP2)以及導孔295H。
第四金屬層M4包含SRAM單元200的第二字元線310，其沿著列M持續性地延伸，使得第二字元線310由SRAM單元200以及SRAM單元200-4所共享；第四金屬層M4包含第二字元線310A，其沿著列M+1持續性地延伸，使得第二字元線310A由SRAM單元200-1以及SRAM單元200-5所共享；第四金屬層M4包含第二字元線310B，其沿著列M+2持續性地延伸，使得第二字元線310B由SRAM單元200-2以及SRAM單元200-6所共享；以及第四金屬層M4包含第二字元線310C，其沿著列M+3持續性地延伸，使得第二字元線310C由SRAM單元200-3以及SRAM單元200-7所共享。有了這樣的配置，每一個記憶體陣列的SRAM單元具有各自的第二字元線(例如，第二字元線310、第二字元線310A、第二字元線310B或者第二字元線310C)，前述第二字元線藉由在第二金屬層M2以及第四金屬層M4之間的字元線帶電性連接至各自的第一字元線(例如第一字元線290A，第一字元線290D、第一字元線290E、或者第一字元線290F)，前述的每一個字元線帶包含在第二導孔層V2的導孔、在第三金屬層M3的字元線接觸墊、以及在第三導孔層V3的導孔。在第8A圖、第8B圖、以及第8C圖之中，字元線帶由SRAM單元200以及SRAM單元200-4所共享，且包含導孔295C、字元線接觸墊300C、以及導孔305；字元線帶由SRAM單元200-1以及SRAM單元200-5所共享，且包含導孔295I、字元線接觸墊300E、以及導孔305A；字元線帶由SRAM單元200-2以及SRAM單元200-6所共享，且包含導孔295J、字元線接觸墊300F、以及導孔305B；以及字元線帶由SRAM單元200-3以及SRAM單元200-7所共享，且包含導孔295K、字元線接觸墊300G、以及導孔305C。字元線接觸墊300E、字元線接觸墊300F、以及字元線接觸墊300G形成第三金屬層M3的一部分。導孔305A、導孔305B、以及導孔305C形成第三導孔層V3的一部分。
為了提供具有電力網(power mesh)的記憶體，每一個SRAM單元進一步在第四金屬層M4具有電性連接至各自的第一V SS線以及各自的第二V SS線的第三V SS線。例如，第四金屬層M4包含第三V SS線320，其由V SS井帶(在此為導孔305D)電性連接至第一V SS線300A；由V SS井帶(在此為導孔305E)電性連接至第一V SS線300D；以及由V SS井帶(在此為導孔305F)電性連接至第二V SS線300B。導孔305D、導孔305E、以及導孔305F形成第三導孔層V3的一部分。以導孔305D以及導孔305E將在第三金屬層M3的V SS線(例如，第一V SS線300A、第二V SS線300B、以及第一V SS線300D)內連至在第四金屬層M4的V SS線(例如第三V SS線320)提供了能夠減少V SS線的電阻值的雙V SS線結構(亦稱為電力網)。佈線第三V SS線320並沿著x方向持續性地延伸，使得第三V SS線320具有實質上沿著x方向的縱向方向(並且實質上平行於第四金屬層M4的第二字元線)。在所描繪的實施例中，第三V SS線320重疊在列M+1中的SRAM單元的單元邊界以及在列M+2中的SRAM單元的單元邊界之間的介面，並且由八個SRAM單元共享(亦即，SRAM單元200、SRAM單元200-1、SRAM單元200-2、SRAM單元200-3、SRAM單元200-4、SRAM單元200-5、SRAM單元200-6、以及SRAM單元200-7)。在所描繪的實施例的更進一步而言，第三V SS線320係位於第二字元線310A以及第二字元線310B之間，使得第三V SS線320被設置在每兩個第二字元線之間。在一些實施例中，第三V SS線被設置在每一對第二字元線之間、每兩個第二字元線之間、每四個第二字元線之間、每八個第二字元線之間、或者其他數量的第二字元線之間。在一些實施例中，在一行(例如，行N或者行N+1)之中的四個SRAM單元共享第三V SS線。在一些實施例中，在一行之中的兩個SRAM單元共享第三V SS線。在一些實施例中，在一行之中的另一個數量的SRAM單元共享第三V SS線。在所描繪的實施例中，第三V SS線320的寬度小於第二字元線的寬度。在一些實施例中，第三V SS線320的寬度在第四金屬層M4的金屬線之中為最窄的。在一些實施例中，第三V SS線320的寬度大於第二字元線的寬度。
在一些實施例中，SRAM單元200在與邏輯單元(常稱作標準單元)相同的晶圓上製造。在此實施例中，SRAM單元200的第一金屬層M1以及邏輯單元的第一金屬層M1可被配置以優化SRAM效能以及邏輯密度兩者(共同優化(co-optimization))。例如，第9A圖根據本揭露的各樣態，為在SRAM單元200的第一金屬層M1中的導電特徵部件的部分或者整體的俯視平面圖以及為在SRAM單元200的第一金屬層M1中的導電特徵部件沿著第9A圖的線A-A的部分或者整體的剖面圖；而第9B圖根據本揭露的各樣態，為在邏輯單元的第一金屬層M1中的導電特徵部件的部分或者整體的俯視平面圖以及為在邏輯單元的第一金屬層M1中的導電特徵部件沿著第9B圖的線A-A的部分或者整體的剖面圖。邏輯單元具有單元邊界LC，其沿著第一方向(例如沿著x方向的x間距)具有第一尺寸，例如單元寬度CW，以及沿著第二方向(例如沿著y方向的y間距)具有第二尺寸，例如單元高度CH。在一些實施例中，例如所描繪的，單元寬度CW小於單元寬度W，以及單元高度CH大於單元高度H。邏輯單元的第一金屬層M1包含電性連接至裝置層的金屬線，例如V DD線410A、V SS線410B、金屬線410C、金屬線410D、金屬線410E、以及金屬線410F。邏輯單元的裝置層包含電晶體，例如n型場效電晶體(NFETs)以及p型場效電晶體(PFETs)，其每一個都具有設置在源極以及汲極之間的閘極，其中邏輯單元的第一金屬層M1電性連接至電晶體的至少一個閘極、至少一個源極、及/或至少一個汲極。在一些實施例中，邏輯單元的電晶體的閘極沿著與SRAM單元300的閘極相同方向(亦即x方向)縱向延伸，而邏輯單元的第一金屬層M1的金屬線具有實質上垂直於閘極的縱向方向的佈線方向(亦即，V DD線410A、V SS線410B、金屬線410C、金屬線410D、金屬線410E、以及金屬線410F沿著y方向縱向延伸)。金屬線410C至金屬線410F(亦稱為單元內金屬線M1)具有間距P，其為在邏輯單元的第一金屬層M1的金屬線的間距。邏輯單元的第一金屬層M1的金屬線(亦即，V DD線410A、V SS線410B、金屬線410C至金屬線410F)沿著z方向具有厚度T1。厚度T1係大於間距P以減少以及最小化在邏輯單元中的第一金屬層M1的金屬線的電阻值。在一些實施例中，厚度T1對間距P的比值(亦即T1：P)為大約1.05至大約2。小於大約1.05的厚度/間距比值可能無法提供理想的金屬電阻值降低，而大於大約2的厚度/間距比值對於傳統的接點鑲嵌(damascene)製程的無縫整合而言可能過大。SRAM單元200的第一金屬層M1的金屬線(例如，位元線280A、互補位元線280B、V DD線280C、字元線接觸墊280D、字元線接觸墊280E、第一V SS接觸墊280F、及/或第二V SS接觸墊280G)沿著z方向具有厚度T2。在一些實施例中，厚度T2實質上與厚度T1相同以減少SRAM單元200在第一金屬層M1中的電阻值。在此實施例中，SRAM單元200的第一金屬層M1以及邏輯單元的第一金屬層M1可以同時製造，其中在一些實施例中，可能從負載效應(loading effect)(例如有關於蝕刻、平面化、等等)導致厚度T2以及厚度T1之間的差異為小於大約10%。在一些實施例中，厚度T2小於在SRAM單元200的第一金屬層M1中的金屬線的最小間距。在一些實施例中，厚度T2大於在SRAM單元200的第一金屬層M1中的金屬線的最小間距。在一些實施例中，厚度T2實質上等於在SRAM單元200的第一金屬層M1中的金屬線的最小間距。第9A圖以及第9B圖為了清晰的目的已被簡化，以更容易理解本揭露的發明概念。可在SRAM單元200及/或邏輯單元加入額外的特徵，且以下所述的一些特徵部件在SRAM單元200及/或邏輯單元的其他實施例中可被取代、調整、或者移除。
在一些實施例中，藉由增加在第一金屬層M1至第四金屬層M4的金屬線的部分的剖面區域且從而減少此金屬線的電阻值，可在SRAM單元200的佈局加入微動(jogs)以更進一步優化SRAM效能。例如，可在第一金屬層M1的V DD線及/或在第二金屬層M2的第一字元線加入微動，使得沿著其長度具有不同寬度的V DD線及/或第一字元線相較於沿著其長度具有實質上一致的寬度的V DD線及/或第一字元線呈現較小的電阻值(因為具有不同寬度的V DD線及/或第一字元線的較大的剖面面積)。第10圖根據本揭露的各樣態，為具有不同寬度的V DD線以及字元線的SRAM單元500的部分或者整體的俯視平面圖。第11A圖、第11B圖、第11C圖、第11D圖、以及第11E圖根據本揭露的各樣態，為第11圖的記憶體單元500的許多層的部分或者整體的許多俯視平面圖。例如，第11A圖根據本揭露的各樣態，為記憶體單元500為裝置層以及在接點層CO以及第零導孔層V0中的導電特徵部件(例如，DL/CO/V0)的部分或者整體的俯視平面圖；第11B圖根據本揭露的各樣態，為記憶體單元500為在第零導孔層V0、第一金屬層M1、以及第一導孔層V1中的導電特徵部件(例如，V0/M1/V1)的部分或者整體的俯視平面圖；第一1C圖根據本揭露的各樣態，為記憶體單元500為在第一導孔層V1、第二金屬層M2、以及第二導孔層V2中的導電特徵部件(例如，V1/M2/V2)的部分或者整體的俯視平面圖；第11D圖根據本揭露的各樣態，為記憶體單元500為在第二導孔層V2、第三金屬層M3、以及第三導孔層V3中的導電特徵部件(例如，V2/M3/V3)的部分或者整體的俯視平面圖；以及第11E圖根據本揭露的各樣態，為記憶體單元500為在第三導孔層V3、第三金屬層M3、以及V4層中的導電特徵部件(例如，V3/M3/V4)的部分或者整體的俯視平面圖。為了清晰和簡單化，在第5A圖、第5B圖、以及第6A圖至第6E圖之中的記憶體單元200以及在第10圖以及第11A圖至第11E圖之中的記憶體單元500的類似特徵部件由相同的參考編號所辨別。SRAM單元500可實施於第1圖的記憶體10及/或第7圖的記憶體400之中。在一些實施例中，SRAM單元500的特徵部件被配置以提供SRAM電路，如第2圖及/或第3圖所描繪。在一些實施例中，SRAM單元500被配置以具有電力網，如參考第8A圖至第8C圖所描繪與描述，及/或具有相似於邏輯單元的尺寸，如參考第9A圖以及第9B圖所描繪與描述。第10圖以及第11A圖至第11E圖為了清晰的目的已被簡化，以更容易理解本揭露的發明概念。可在SRAM單元500加入額外的特徵，且以下所述的一些特徵部件在SRAM單元500的其他實施例中可被取代、調整、或者移除。
在第10圖以及第11A圖至第11E圖之中，SRAM單元500包含在第一金屬層M1之中由具有寬度W2的帶部分582A所形成的V DD線280C，其對應於如SRAM單元200中所設計的V DD線280C；SRAM單元500包含具有寬度W5的微動部分582B，其對應於加在SRAM單元(例如，SRAM單元200)的SRAM設計佈局的V DD線的微動；以及SRAM單元500包含具有寬度W6的微動部分582C，其對應於加在SRAM單元的SRAM設計佈局的V DD線的微動。在一些實施例中，寬度W5與寬度W6相同。在一些實施例中，寬度W5與寬度W6不同。微動加在V DD線的內連區(區域)以增加內連區的剖面面積，從而減少V DD線的電阻值。在所描繪的實施例中，微動部分582B在位於單元邊界MC的上方邊緣的V DD線580C的終端的內連區，為V DD線580C提供寬度W7(亦即，寬度W2以及寬度W5的總和)，以及微動部分582C在位於單元邊界MC的下方邊緣的V DD線580C的終端的內連區，為V DD線580C提供寬度W8(亦即，寬度W2以及寬度W6的總和)。寬度W7以及寬度W8每個都大於寬度W2。在一些實施例中，寬度W7以及寬度W8相同。在一些實施例中，寬度W7以及寬度W8不同。在所描繪的實施例的更進一步而言，寬度W7以及寬度W8每個都小於寬度W1，以確保位元線280A以及互補位元線280B為第一金屬層M1的金屬線之中最寬的。增加V DD線的內連區的剖面面積能夠增加將V DD線連接至源極/汲極接點(因而連接至下方的源極/汲極區)的源極/汲極導孔(位於第零導孔層V0)的剖面面積。例如，SRAM單元500可包含源極/汲極導孔570C(而非源極/汲極導孔270C)以及源極/汲極導孔570D(而非源極/汲極導孔270D)，其為實質上長方體形狀及/或橢圓形形狀(亦即，每個都具有沿著x方向的尺寸D3與沿著y方向的尺寸D4不同)以減少有關於從上拉電晶體PU-1、上拉電晶體PU-2的源極至V DD線580C的內連結構的接點電阻值。上述源極/汲極導孔亦可被稱為槽形導孔。在一些實施例中，尺寸D3對尺寸D4的比值(亦即D3：D4)為大約1.1至大約2。對應於V DD線的源極/汲極導孔的最長尺寸/最短尺寸的比值小於大約1.1可能無法提供理想的導孔電阻值降低。對應於V DD線的源極/汲極導孔的最長尺寸/最短尺寸的比值大於大約2可能過大且以負面地影響相鄰的位元線寬度(例如，藉由需要更寬的V DD線寬度及/或更細的位元線寬度以容納更大的源極/汲極導孔)。
SRAM單元500在第二金屬層M2中進一步包含由具有寬度W9的帶部分592A所形成的第一字元線590A，其對應如SRAM單元200中所設計的第一字元線290A；SRAM單元500包含由具有寬度W10的微動592B，其對應加在SRAM單元(例如，SRAM單元200)的SRAM單元設計佈局的第一字元線的微動，以及SRAM單元500包含由具有寬度W11的微動592C，其對應加在SRAM單元的SRAM單元設計佈局的第一字元線的微動。在一些實施例中，寬度W10與寬度W11相同。在一些實施例中，寬度W10與寬度W11不同。微動加在第一字元線的內連區以增加內連區的剖面面積，從而減少第一字元線的電阻值以及減少字元線延遲。在所描繪的實施例中，微動部分592B沿著帶部分592A的長度的頂部從帶部分592A的第一終端延伸；微動部分592C沿著帶部分592A的長度的底部從帶部分592A的相反終端延伸；而微動部分592B以及微動部分592C兩者延伸且重疊帶部分592A的中央部分。此配置為第一字元線590A在位於單元邊界MC之內的第一字元線590A的中央內連區提供了具有寬度W12的中央部分(亦即，寬度W9、寬度W10、以及寬度W11的總和)；在位於單元邊界MC的左邊界的第一字元線590A的終端內連區提供了具有寬度W13的終端部分(亦即，寬度W9以及寬度W10的總和)；以及在位於單元邊界MC的右邊界的第一字元線590A的終端內連區提供了具有寬度W14的終端部分(亦即，寬度W9以及寬度W11的總和)。寬度W13以及寬度W14都小於寬度W12，使得第一字元線590A的中央部分比第一字元線590A的終端部分(例如單元邊界部分)更寬。在一些實施例中，寬度W13以及寬度W14相同。在一些實施例中，寬度W13以及寬度W14不同。在一些實施例中，中央寬度(亦即寬度W12)對邊界寬度(亦即，寬度W13及/或寬度W14)的比值為大約1.1至大約2。中央寬度/邊界寬度小於大約1.1可能無法提供理想的字元線的電阻值降低(例如，字元線的電阻值降低可以忽略)，而中央寬度/邊界寬度大於大約2時對相鄰金屬線及/或在第二金屬層M2的相鄰金屬線提供足夠的隔離可能過大(亦即，不足的金屬隔離邊距(margins))。
多層內連特徵部件的許多導電特徵部件，例如在此所述的接點、導孔、及/或金屬線可包含鎢(tungsten)、釕(ruthenium)、鈷(cobalt)、銅(copper)、鋁(aluminum)、銥(iridium)、鈀(palladium)、鉑(platinum)、鎳(nickel)、其他低電阻率的成分、前述的合金、或者前述的組合。在一些實施例中，第零導孔層V0的導電特徵部件的導電材料不同於第一金屬層M1的導電特徵部件的導電材料。例如，第一金屬層M1的導電特徵部件包含銅，而第零導孔層V0的導電特徵部件包含鎢或者釕。在一些實施例中，第零導孔層V0的導電特徵部件的導電材料與第一金屬層M1的導電特徵部件的導電材料相同。多層內連特徵部件的許多層，例如在此所述的接點層CO、第零導孔層V0、第一金屬層M1、第一導孔層V1、第二金屬層M2、第二導孔層V2、第三金屬層M3、第三導孔層V3、及/或第四金屬層M4的製造方法可藉由在基板上沉積介電層(例如層間介電(ILD)層及/或接觸蝕刻停止層(CESL)；執行微影製程以及蝕刻製程以在介電層形成一個或者多個開口，其暴露在下方層的一個或者多個導電特徵部件；以導電材料填充一個或者多個開口，以及執行平面化製程以移除多餘的導電材料，使得導電特徵部件以及介電層具有實質上的平面表面。導電材料係藉由沉積製程(例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)及/或其他合適的沉積製程)及/或退火製程所形成。在一些實施例中，導電特徵部件包含塊狀(bulk)層(亦稱為導電插塞(plug))。在一些實施例中，導電特徵包含阻障層、黏著層、及/或其他沉積在塊狀層以及介電層之間的合適的層。在一些實施例中，阻障層、黏著層、及/或其他合適的層包含鈦(titanium)、鈦合金(例如氮化鈦(TiN))、鉭(tantalum)、鉭合金(例如氮化鉭(TaN))、其他合適的成分、以及前述的組合。在一些實施例中，多層內連特徵部件的導孔層(例如第零導孔層V0)以及金屬化層(例如第一金屬層M1)可由單一鑲嵌製程或者雙鑲嵌製程所形成。
本揭露提供許多不同實施例。在此揭露內連結構的金屬層的配置可以改善記憶體效能，例如SRAM記憶體效能、及/或邏輯效能。例如，在此的實施例設置位元線於第一金屬層M1，其為記憶體單元的內連結構的最低金屬化層(最下面的金屬化層)，以最小化位元線電容值，並且配置位元線為金屬1層的最寬的金屬線，以最小化位元線電阻值。在一些實施例中，內連結構具有雙字元線結構以減少字元線電阻值。在一些實施例中，內連結構具有雙電壓線結構以減少電壓線電阻值。在一些實施例中，在字元線及/或電壓線加入微動(jogs)以減少各自的電阻值。在一些實施例中，內連結構的導孔形狀被配置以減少內連結構的電阻值。
在一範例樣態中，一種積體電路結構，包含記憶體單元，連接至位元線、互補位元線、接收第一電壓的第一電壓線、字元線、以及接收不同於第一電壓的第二電壓的第二電壓線；以及內連結構，設置於記憶體單元上，其中內連結構包含位元線、互補位元線、第一電壓線、字元線、以及第二電壓線，其中位元線、第一電壓線、以及第二電壓線沿著第一縱向方向延伸，且字元線沿著不同於第一縱向方向的第二縱向方向延伸，內連結構具有最底部金屬層，最底部金屬層具有連接至記憶體單元的金屬線，其中金屬線包含位元線、第一電壓線、連接至第二電壓線的電壓線接觸墊、以及連接至字元線的字元線接觸墊，以及其中位元線的寬度為金屬線的最寬的寬度。在一些實施例中，位元線的寬度為第一寬度，第一電壓線具有第二寬度，以及第一寬度對第二寬度的比值為大約1.1至大約2。在一些實施例中，位元線的寬度為第一寬度，電壓線接觸墊具有第二寬度，以及第一寬度對第二寬度的比值為大約1.1至大約2。在一些實施例中，位元線的寬度為第一寬度，字元線接觸墊具有第二寬度，以及第一寬度對第二寬度的比值為大約1.1至大約2。在一些實施例中，位元線的寬度為第一寬度，金屬線進一步包含互補位元線，互補位元線具有第二寬度，以及第二寬度與第一寬度相同。在一些實施例中，第一電壓線包括第一部分以及第二部分，第一部分具有第一寬度，第二部分具有第二寬度，且第二寬度大於第一寬度，其中具有第二寬度的第二部分為第一電壓線的內連區。在一些實施例中，積體電路結構進一步包含邏輯單元，連接至接收第三電壓的第三電壓線；其中內連結構包含沿著第一縱向方向延伸的第三電壓線，最底部金屬層的金屬線包含第三電壓線，並且位元線的第一厚度與第三電壓線的第二厚度相同。
在一些實施例中，最底部金屬層為第一金屬層，且金屬線為第一金屬線；內連結構具有位於第一金屬層之上的第二金屬層，以及具有位於第二金屬層之上的第三金屬層；且其中第二金屬層具有包含字元線的第二金屬線，以及第三金屬層具有包含第二電壓線的第三金屬線。在一些實施例中，字元線為第一字元線，字元線接觸墊為第一字元線接觸墊，第三金屬層的第三金屬線包含連接至第一字元線的第二字元線接觸墊，內連結構具有位於第三金屬層之上的第四金屬層，並且第四金屬層具有包含第二字元線的第四金屬線，其中第二字元線連接至第二字元線接觸墊。在一些實施例中，記憶體單元進一步包含接收第二電壓的第三電壓線，內連結構具有位於第三金屬層之上的第四金屬層，第四金屬層具有包含第三電壓線的第四金屬線，且第三電壓線連接至第二電壓線。
在一範例樣態中，一種積體電路結構，包含記憶體單元；以及內連結構，設置於記憶體單元上並且電性耦接至記憶體單元，其中內連結構包含：第一金屬層，電性耦接至記憶體單元，其中第一金屬層包含位元線、被配置以接收第一電壓的第一電壓線、第一電壓線接觸墊、以及第一字元線接觸墊；第二金屬層，設置於第一金屬層上，其中第二金屬層包含第一字元線，電性耦接至第一字元線接觸墊，以及包含第二電壓線接觸墊，電性耦接至第一電壓線接觸墊；第三金屬層，設置於第二金屬層上，其中第三金屬層包含第二電壓線，電性耦接至第二電壓線接觸墊，其中第二電壓線被配置以接收第二電壓；以及第四金屬層，設置於第三金屬層上，其中第四金屬層包含第二字元線；其中位元線、第一電壓線、以及第二電壓線沿著第一縱向方向延伸，第一字元線以及第二字元線沿著不同於第一縱向方向的第二縱向方向延伸，且位元線的第一寬度大於第一電壓線的第二寬度。在一些實施例中，位元線的第一寬度大於第一電壓線接觸墊的第三寬度以及第一字元線接觸墊的第四寬度。在一些實施例中，第一金屬層進一步包含沿著第一縱向方向延伸的互補位元線，其中互補位元線的第三寬度大於第一電壓線的第二寬度。在一些實施例中，互補位元線的第三寬度與位元線的第一寬度相同。在一些實施例中，第二字元線電性耦接至第一字元線。在一些實施例中，積體電路結構進一步包含邊緣單元，其中第二字元線藉由在記憶體單元中的第一連接以及在邊緣單元中的第二連接電性耦接至第一字元線。在一些實施例中，第四金屬層進一步包含被配置以接收第二電壓的第三電壓線。在一些實施例中，第三電壓線電性耦接至第二電壓線。
在一範例樣態中，一種記憶體的多層內連結構的形成方法，包含形成第一金屬化層，包含位元線、互補位元線、以及被配置以接收第一電壓的第一電壓線，其中位元線、互補位元線、以及第一電壓線沿著第一佈線方向延伸，第一金屬化層為多層內連結構的最底部金屬化層，且位元線的位元線寬度具有第一金屬化層中的金屬線的最寬的寬度；形成第二金屬化層於第一金屬化層之上，其中第二金屬化層包含沿著不同於第一佈線方向的第二佈線方向延伸的第一字元線；形成第三金屬化層於第二金屬化層之上，其中第三金屬化層包含第二電壓線以及被配置以接收不同於第一電壓的第二電壓的第三電壓線，且第二電壓線與第三電壓線沿著第一佈線方向延伸；以及形成第四金屬化層於第三金屬化層之上，其中第四金屬層包含沿著第二佈線方向延伸的第二字元線。在一些實施例中，位元線的寬度對第一金屬化層的任一金屬線的寬度的比值為大約1.1至大約2。
前述內容概述了幾個實施例的特徵部件，使得本領域技術人員可更容易理解本揭露的態樣。本領域技術人員應該理解，他們可以容易地將本揭露用作設計的基礎或修改其他製程和結構以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認知到，等效的構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以進行各種改變，替換和變更。
10,400:記憶體 12:記憶體陣列 15:記憶體單元 20,25:控制器 30:邊緣單元 35A,35B:邊緣單元行 90:SRAM電路 105,202:基板 110:摻雜區 115:隔離特徵部件 120:通道層 125:閘極結構 130:源極/汲極 138,228A:閘極間隔物 134,224A:閘極電極 136,222A:閘極介電 150:介電層 200,200-1,200-2,200-3,200-4,200-5,200-6,200-7,500:SRAM單元 204:n井 206A,206B:p井 210A,210B,210C,210D,210E,210F:鰭片 215:隔離特徵部件 226A:硬遮罩 220A,220B,220C,220D:閘極結構 230A,230B,230C,230D,230E,230F,230G,230H,230I,230J:磊晶源極/汲極特徵部件 250A,250B,250C,250D,250E,250F,250G,250H,MD:源極/汲極接點 260A,260B:閘極導孔 265A,265B:對接閘極接點 270A,270B,270C,270D,270E,270F,570C,570D:源極/汲極導孔 280A:位元線 280B:互補位元線 280C,580C:V DD線 280D,WL LP1:字元線接觸墊 280E,WL LP2:字元線接觸墊 280F,第一V SSLP1:第一V SS接觸墊 280G,第二V SSLP1:第二V SS接觸墊 285A,285B,285C,285D,295A,295B,295C,295D,295E,295F,295G,295H,295I,295J,295K,305,305A,305B,305C,305D,305E,305F:導孔 290A,290D,290E,290F,590A:第一字元線 290B,290G,290I,290K,第一V SSLP2:第一V SS接觸墊 290C,290H,290J,第二V SSLP2:第二V SS接觸墊 300A,300D:第一V SS線 300B:第二V SS線 300C,WL LP3:字元線接觸墊 300F,300E,300G:字元線接觸墊 310,310A,310B,310C:第二字元線 320:第三V SS線 410A:字元線帶/V DD線 410B:字元線帶/V SS線 410C,410D,410E,410F:金屬線 582A,592A:帶部分 582B,582C,592B,592C:微動部分 A-A:剖面線 BL:位元線 BLB:互補位元線 BLN:位元線節點 BLBN:互補位元線節點 C1~CN:行 CD1:第一共同汲極 CD2:第二共同汲極 CO:接點層 CH,H:單元高度 CW,W:單元寬度 D1,D2,D3,D4:尺寸 DL:裝置層 INV1,INV2:反向器 LC,MC:單元邊界 M1:金屬線/第一金屬層 M2:金屬線/第二金屬層 M3:金屬線/第三金屬層 M4:金屬線/第四金屬層 MLI:多層內連 P:間距 PD-1,PD-2:下拉電晶體 PG-1,PG-2:傳輸閘電晶體 PU-1,PU-2:上拉電晶體 R1~RM:列 SN,SNB:儲存節點 T:電晶體 T1,T2:厚度 V0:源極/汲極導孔/第零導孔層 V1:導孔/第一導孔層 V2:導孔/第二導孔層 V3:導孔/第三導孔層 VG:閘極導孔 V SS:電源供應電壓/電性接地 V DD:電源供應電壓/正電源供應電壓/電壓節點 W1,W2,W3,W4,W5,W6,W7,W8,W9,W10,W11,W12,W13,W14:寬度 WL:字元線
本揭露的各項層面在以下的實施方式搭配附帶的圖示一同閱讀會有最好的理解。需要強調的是，依據產業的標準慣例，許多特徵並沒有按比例描繪而僅為描繪性的目的。事實上，為了討論的清晰度，許多特徵的尺寸可為任意的增加或縮減。 第1圖根據本揭露的各樣態，為記憶體，例如靜態隨機存取記憶體(SRAM)的局部示意平面圖。 第2圖根據本揭露的各樣態，為可實施於第1圖中的記憶體的記憶體單元，例如一SRAM單元的電路圖。 第3圖根據本揭露的各樣態，為可實施於第1圖中的記憶體的記憶體單元，例如一SRAM單元的另一個電路圖。 第4圖根據本揭露的各樣態，為記憶體的許多層的部分或者整體的局部示意平面圖。 第5A圖以及第5B圖根據本揭露的各樣態，為記憶體，例如SRAM的部分或者整體的局部示意平面圖。 第6A圖、第6B圖、第6C圖、第6D圖、以及第6E圖根據本揭露的各樣態，為第5A圖以及第5B圖的記憶體單元的許多層的部分或者整體的許多俯視平面圖。 第7圖根據本揭露的各樣態，為具有雙字元線結構的記憶體的部分或者整體的局部示意平面圖。 第8A圖、第8B圖、以及第8C圖根據本揭露的各樣態，為具有雙電壓線結構的記憶體的許多層的部分或者整體的許多俯視圖平面圖。 第9A圖以及第9B圖根據本揭露的各樣態，分別為SRAM單元以及邏輯單元的內連結構的最底部金屬層的部分或者整體的局部示意圖。 第10圖根據本揭露的各樣態，為具有不同的(varying)寬度的電壓線以及字元線的SRAM單元的部分或者整體的俯視平面圖。 第11A圖、第11B圖、第11C圖、第11D圖、以及第11E圖根據本揭露的各樣態，為第10圖的記憶體單元的許多層的部分或者整體的許多俯視平面圖。
無
200:SRAM單元
202:基板
204:n井
206A,206B:p井
210A,210B,210C,210D,210E,210F:鰭片
220A,220B,220C,220D:閘極結構
230A,230B,230C,230D,230E,230F,230G,230H,230I,230J:磊晶源極/汲極特徵部件
250A,250B,250C,250D,250E,250F,250G,250H:源極/汲極接點
260A,260B:閘極導孔
265A,265B:對接閘極接點
270A,270B,270C,270D,270E,270F:源極/汲極導孔
280A:位元線
280B:互補位元線
280C:VDD線
280D,WL LP1:字元線接觸墊
280E,WL LP2:字元線接觸墊
280F，第一VSS LP1:第一VSS接觸墊
280G，第二VSS LP1:第二VSS接觸墊
285A,285B,285C,285D,295A,295B,295C,305:導孔
290A:第一字元線
290B，第一VSS LP2:第一VSS接觸墊
290C，第二VSS LP2:第二VSS接觸墊
300A:第一VSS線
300B:第二VSS線
300C,WL LP3:字元線接觸墊
310:第二字元線
A-A:剖面線
BL:位元線
BLB:互補位元線
CO:接點層
DL:裝置層
MC:單元邊界
PD-1,PD-2:下拉電晶體
PG-1,PG-2:傳輸閘電晶體
PU-1,PU-2:上拉電晶體
SN,SNB:儲存節點
V0:源極/汲極導孔/第零導孔層
VDD:電源供應電壓/正電源供應電壓/電壓節點

Claims (20)

  1. 一種積體電路結構，包含： 一記憶體單元，連接至一位元線、一互補位元線、接收一第一電壓的一第一電壓線、一字元線、以及接收不同於上述第一電壓的一第二電壓的一第二電壓線；以及 一內連結構，設置於上述記憶體單元上，其中： 上述內連結構包含上述位元線、上述互補位元線、上述第一電壓線、上述字元線、以及上述第二電壓線，其中上述位元線、上述第一電壓線、以及上述第二電壓線沿著一第一縱向方向延伸，且上述字元線沿著不同於上述第一縱向方向的一第二縱向方向延伸， 上述內連結構具有一最底部金屬層，上述最底部金屬層具有連接至上述記憶體單元的金屬線，其中上述金屬線包含上述位元線、上述第一電壓線、連接至上述第二電壓線的一電壓線接觸墊、以及連接至上述字元線的一字元線接觸墊，以及 其中上述位元線的一寬度為上述金屬線的一最寬的寬度。
  2. 如請求項1的積體電路結構，其中上述位元線的寬度為一第一寬度，上述第一電壓線具有一第二寬度，以及上述第一寬度對上述第二寬度的一比值為大約1.1至大約2。
  3. 如請求項1的積體電路結構，其中上述位元線的寬度為一第一寬度，上述電壓線接觸墊具有一第二寬度，以及上述第一寬度對上述第二寬度的一比值為大約1.1至大約2。
  4. 如請求項1的積體電路結構，其中上述位元線的寬度為一第一寬度，上述字元線接觸墊具有一第二寬度，以及上述第一寬度對上述第二寬度的一比值為大約1.1至大約2。
  5. 如請求項1的積體電路結構，其中上述位元線的寬度為一第一寬度，上述金屬線進一步包含上述互補位元線，上述互補位元線具有一第二寬度，以及上述第二寬度與上述第一寬度相同。
  6. 如請求項1的積體電路結構，其中上述第一電壓線包括一第一部分以及一第二部分，上述第一部分具有一第一寬度，上述第二部分具有一第二寬度，且上述第二寬度大於上述第一寬度，其中具有上述第二寬度的上述第二部分為上述第一電壓線的一內連區。
  7. 如請求項1的積體電路結構，其中： 上述最底部金屬層為一第一金屬層，且上述金屬線為第一金屬線； 上述內連結構具有位於上述第一金屬層之上的一第二金屬層，以及具有位於上述第二金屬層之上的一第三金屬層；且 其中上述第二金屬層具有包含上述字元線的第二金屬線，以及上述第三金屬層具有包含上述第二電壓線的第三金屬線。
  8. 如請求項7的積體電路結構，其中上述字元線為一第一字元線，上述字元線接觸墊為一第一字元線接觸墊，上述第三金屬層的上述第三金屬線包含連接至上述第一字元線的一第二字元線接觸墊，上述內連結構具有位於上述第三金屬層之上的一第四金屬層，並且上述第四金屬層具有包含一第二字元線的第四金屬線，其中上述第二字元線連接至上述第二字元線接觸墊。
  9. 如請求項7的積體電路結構，其中上述記憶體單元進一步包含接收上述第二電壓的一第三電壓線，上述內連結構具有位於上述第三金屬層之上的一第四金屬層，上述第四金屬層具有包含上述第三電壓線的第四金屬線，且上述第三電壓線連接至上述第二電壓線。
  10. 如請求項1的積體電路結構，進一步包含： 一邏輯單元，連接至接收一第三電壓的一第三電壓線； 其中上述內連結構包含沿著上述第一縱向方向延伸的上述第三電壓線，上述最底部金屬層的上述金屬線包含上述第三電壓線，並且上述位元線的一第一厚度與上述第三電壓線的一第二厚度相同。
  11. 一種積體電路結構，包含： 一記憶體單元；以及 一內連結構，設置於上述記憶體單元上並且電性耦接至上述記憶體單元，其中上述內連結構包含： 一第一金屬層，電性耦接至上述記憶體單元，其中上述第一金屬層包含一位元線、被配置以接收一第一電壓的一第一電壓線、一第一電壓線接觸墊、以及一第一字元線接觸墊； 一第二金屬層，設置於上述第一金屬層上，其中上述第二金屬層包含一第一字元線，電性耦接至上述第一字元線接觸墊，以及包含一第二電壓線接觸墊，電性耦接至上述第一電壓線接觸墊； 一第三金屬層，設置於上述第二金屬層上，其中上述第三金屬層包含一第二電壓線，電性耦接至上述第二電壓線接觸墊，其中上述第二電壓線被配置以接收一第二電壓；以及 一第四金屬層，設置於上述第三金屬層上，其中上述第四金屬層包含一第二字元線； 其中上述位元線、上述第一電壓線、以及上述第二電壓線沿著一第一縱向方向延伸，上述第一字元線以及上述第二字元線沿著不同於上述第一縱向方向的一第二縱向方向延伸，且上述位元線的一第一寬度大於上述第一電壓線的一第二寬度。
  12. 如請求項11的積體電路結構，其中上述位元線的上述第一寬度大於上述第一電壓線接觸墊的一第三寬度以及上述第一字元線接觸墊的一第四寬度。
  13. 如請求項11的積體電路結構，其中上述第一金屬層進一步包含沿著上述第一縱向方向延伸的一互補位元線，其中上述互補位元線的一第三寬度大於上述第一電壓線的上述第二寬度。
  14. 如請求項13的積體電路結構，其中上述互補位元線的上述第三寬度與上述位元線的上述第一寬度相同。
  15. 如請求項11的積體電路結構，其中上述第二字元線電性耦接至上述第一字元線。
  16. 如請求項15的積體電路結構，進一步包含一邊緣單元，其中上述第二字元線藉由在上述記憶體單元中的一第一連接以及在上述邊緣單元中的一第二連接電性耦接至上述第一字元線。
  17. 如請求項11的積體電路結構，其中上述第四金屬層進一步包含被配置以接收上述第二電壓的一第三電壓線。
  18. 如請求項17的積體電路結構，其中上述第三電壓線電性耦接至上述第二電壓線。
  19. 一種記憶體的一多層內連結構的形成方法，包含： 形成一第一金屬化層，包含一位元線、一互補位元線、以及被配置以接收一第一電壓的一第一電壓線，其中上述位元線、上述互補位元線、以及上述第一電壓線沿著一第一佈線方向延伸，上述第一金屬化層為上述多層內連結構的一最底部金屬化層，且上述位元線的一位元線寬度具有上述第一金屬化層中的金屬線的一最寬的寬度； 形成一第二金屬化層於上述第一金屬化層之上，其中上述第二金屬化層包含沿著不同於上述第一佈線方向的一第二佈線方向延伸的一第一字元線； 形成一第三金屬化層於上述第二金屬化層之上，其中上述第三金屬化層包含一第二電壓線以及被配置以接收不同於上述第一電壓的一第二電壓的一第三電壓線，且上述第二電壓線與上述第三電壓線沿著上述第一佈線方向延伸；以及 形成一第四金屬化層於上述第三金屬化層之上，其中上述第四金屬層包含沿著上述第二佈線方向延伸的一第二字元線。
  20. 如請求項19的形成方法，其中上述位元線的寬度對上述第一金屬化層的任一上述金屬線的一寬度的一比值為大約1.1至大約2。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12029050B2 (en) * 2017-09-24 2024-07-02 Monolithic 3D Inc. 3D semiconductor device, structure and methods with connectivity structures
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN117395984A (zh) * 2022-06-29 2024-01-12 长鑫存储技术有限公司 半导体结构及其制作方法
US20240049451A1 (en) * 2022-08-03 2024-02-08 Nanya Technology Corporation Semiconductor structure and method of manufacturing the same
CN217904386U (zh) 2022-08-15 2022-11-25 台湾积体电路制造股份有限公司 半导体装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3962769B2 (ja) 2004-11-01 2007-08-22 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置およびその書込方法
US7259979B2 (en) 2005-10-28 2007-08-21 Texas Instruments Incorporated Area efficient stacked TCAM cell for fully parallel search
US8631377B2 (en) 2009-05-14 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for designing cell rows with differing cell heights
US8964455B2 (en) * 2010-03-10 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a SRAM circuit
US8947902B2 (en) 2012-03-06 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
US9349436B2 (en) 2012-03-06 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
KR101883656B1 (ko) 2012-03-30 2018-07-31 삼성전자주식회사 활성영역과의 접촉면적이 확대된 콘택을 포함하는 반도체 소자 및 그 제조방법
US8976573B2 (en) * 2012-04-13 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for SRAM cells
US9254998B2 (en) * 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device with a capping substrate
US9218872B1 (en) * 2014-06-20 2015-12-22 Taiwan Semiconductor Manufactruing Company, Ltd. Memory chip and layout design for manufacturing same
US9564211B2 (en) * 2014-06-27 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory chip and layout design for manufacturing same
US9583438B2 (en) 2014-12-26 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with misaligned metal lines coupled using different interconnect layer
WO2016117288A1 (ja) * 2015-01-19 2016-07-28 株式会社ソシオネクスト 半導体集積回路装置
US9576644B2 (en) * 2015-04-27 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit chip having two types of memory cells
US9704564B2 (en) * 2015-11-30 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with reduced capacitance and resistance
US9659635B1 (en) * 2016-01-29 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with bit-lines connected to different sub-arrays through jumper structures
US9721645B1 (en) * 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM arrays and methods of manufacturing same
US10128253B2 (en) 2016-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM structure
US10050042B2 (en) * 2016-01-29 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell and logic cell design
US10461086B2 (en) 2016-10-31 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure
KR20180065073A (ko) 2016-12-06 2018-06-18 삼성전자주식회사 균일한 쓰기 특성을 갖는 에스램 장치
US11151296B2 (en) 2018-05-18 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array circuit
US11127746B2 (en) * 2019-01-31 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based strap cell structure for improving memory performance
US10964784B2 (en) * 2019-04-18 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and manufacturing method thereof

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