CN114551258A - 扇出型晶圆级封装方法及封装结构 - Google Patents

扇出型晶圆级封装方法及封装结构 Download PDF

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Abstract

本申请涉及嵌入式扇出型晶圆级芯片封装技术领域，特别涉及了一种扇出型晶圆级封装方法及封装结构，所述方法包括提供衬底；在衬底的第一表面上形成牺牲层；在牺牲层的表面上形成第一厚胶层，采用曝光显影工艺在第一厚胶层内形成凹槽；提供芯片，将芯片键合于凹槽内；芯片形成有焊盘的正面远离凹槽的底部；芯片的厚度大于凹槽的厚度；至少在第一厚胶层远离衬底的表面形成第二厚胶层，第二厚胶层覆盖芯片；在第二厚胶层上形成有第一开口，第一开口暴露出焊盘；在第二厚胶层远离第一厚胶层的表面形成重布线层，重布线层与焊盘相接触。上述封装方法在整个制备工艺中使用的是全厚度晶圆，可以达到减小晶圆翘曲的目的。

Description

扇出型晶圆级封装方法及封装结构
技术领域
本发明涉及嵌入式扇出型晶圆级芯片封装技术领域，特别是涉及一种扇出型晶圆级封装方法及封装结构。
背景技术
随着技术的发展芯片向轻薄短小化的发展越来越快，因此小型化晶圆级封装技术的重要性不断提高。扇出型(Fan-Out)晶圆级封装技术目前对于关注高性能和小尺寸的应用市场具有很强的吸引力。采用该技术，端子数更多的芯片即使不缩小间距也可以进行封装，即使芯片收缩也无需变更封装尺寸。然而，目前的扇出型晶圆封装技术在对芯片进行封装时，普遍存在翘曲度较大、芯片对位精度较差、封装工艺复杂的问题。同时，在对衬底进行背部减薄时，存在容易对封装结构中其他材料层造成损伤的问题。
发明内容
基于此，有必要针对如何解决扇出型晶圆封装中存在的翘曲度较大、芯片对位精度较差及封装工艺复杂等问题，同时在对衬底进行背部减薄时，存在容易对封装结构中其他材料层造成损伤的问题，提供一种扇出型晶圆级封装方法及封装结构。
一种扇出型晶圆级封装方法，包括提供衬底，所述衬底包括第一表面和与所述第一表面相对的第二表面；在所述衬底的第一表面上形成牺牲层；在所述牺牲层远离所述衬底的表面上形成第一厚胶层，并采用曝光显影工艺在所述第一厚胶层内形成凹槽；提供芯片，并将所述芯片键合于所述凹槽内；所述芯片的正面形成有焊盘，所述芯片的正面远离所述凹槽的底部；所述芯片的厚度大于所述凹槽的厚度；至少在所述第一厚胶层远离所述衬底的表面形成第二厚胶层，所述第二厚胶层覆盖所述芯片；在所述第二厚胶层上形成有第一开口，所述第一开口暴露出所述焊盘；在所述第二厚胶层远离所述第一厚胶层的表面形成重布线层，所述重布线层与所述焊盘相接触。
在其中一个实施例中，所述提供芯片，并将所述芯片键合于所述凹槽内之前还包括形成粘附层，所述粘附层覆盖所述第一厚胶层远离所述衬底的表面、所述凹槽的侧壁及所述凹槽的底部。
在其中一个实施例中，所述提供芯片，并将所述芯片键合于所述凹槽内之前还包括在所述凹槽的底部形成粘附层；所述芯片键合于所述粘附层远离所述衬底的表面；所述芯片与所述凹槽的侧壁之间具有间隙，在所述第一厚胶层远离所述衬底的表面形成第二厚胶层的同时，所述第二厚胶层还填满所述间隙。
在其中一个实施例中，所述在所述第二厚胶层远离所述第一厚胶层的表面形成重布线层之后还包括在所述第二厚胶层远离所述第一厚胶层的表面形成钝化层，所述钝化层覆盖所述重布线层；在所述钝化层内形成第二开口，所述第二开口暴露出所述重布线层；在所述第二开口内形成焊球，所述焊球与所述重布线层相接触。
在其中一个实施例中，所述在所述第二厚胶层远离所述第一厚胶层的表面形成重布线层之后还包括在所述第二厚胶层远离所述第一厚胶层的表面形成钝化层，所述钝化层覆盖上一步骤形成所述重布线层；并在所述钝化层内形成第二开口，所述第二开口暴露出上一步骤形成的所述重布线层；在上一步骤形成的所述钝化层远离所述第二厚胶层的表面及所述第二开口内形成又一重布线层，该步骤形成的所述重布线层与所述第二开口暴露出的重布线层相接触；在上一步骤形成的所述重布线层所在的所述钝化层的表面形成又一钝化层，该步骤形成的所述钝化层覆盖上一步骤形成的所述重布线层；并在该步骤形成的所述钝化层内形成第三开口，所述第三开口暴露出上一步骤形成的所述重布线层；在所述第三开口内形成焊球，所述焊球与所述第三开口暴露出的所述重布线层相接触。
在其中一个实施例中，所述在所述第三开口内形成焊球之前还包括重复如下步骤至少一次在上一步骤形成的所述钝化层远离所述第二厚胶层的表面及所述第二开口内形成又一重布线层，该步骤形成的所述重布线层与所述第二开口暴露出的重布线层相接触；在上一步骤形成的所述重布线层所在的所述钝化层的表面形成又一钝化层，该步骤形成的所述钝化层覆盖上一步骤形成的所述重布线层；并在该步骤形成的所述钝化层内形成第三开口，所述第三开口暴露出上一步骤形成的所述重布线层。
在其中一个实施例中，在所述第一厚胶层内形成多个所述凹槽；将所述芯片键合于所述凹槽内之后，各所述凹槽内均键合有所述芯片；形成所述焊球之后还包括自所述牺牲层处剥离所述牺牲层及所述衬底；自相邻所述凹槽之间对所得结构进行切割，以得到多个封装单元。
在其中一个实施例中，不同所述凹槽内键合的所述芯片不尽相同。
在其中一个实施例中，所述提供芯片，并将所述芯片键合于所述凹槽内包括提供多个芯片；将至少两个所述芯片键合于同一所述凹槽内；所述重布线层将位于同一所述凹槽内的多个所述芯片电连接。
在其中一个实施例中，所述第一厚胶层及所述第二厚胶层均包括光敏材料层，在所述第二厚胶层内形成有第一开口包括：采用曝光显影工艺在所述第二厚胶层内形成所述第一开口。
一种扇出型晶圆级封装结构，包括衬底，所述衬底包括第一表面和与所述第一表面相对的第二表面；牺牲层，位于所述衬底的第一表面；第一厚胶层，位于所述牺牲层远离所述衬底的表面，所述第一厚胶层内具有凹槽；芯片，位于所述凹槽内；所述芯片的正面形成有焊盘，所述芯片的正面远离所述凹槽的底部；所述芯片的厚度大于所述凹槽的厚度；第二厚胶层，至少位于所述第一厚胶层远离所述衬底的表面，且覆盖所述芯片；所述第二厚胶层内具有第一开口，所述第一开口暴露出所述焊盘；重布线层，位于所述第二厚胶层远离所述第一厚胶层的表面，且与所述焊盘电连接。
在其中一个实施例中，所述第一厚胶层的包括光敏型树脂层，所述第二厚胶层包括光敏型树脂层。
在其中一个实施例中，所述扇出型晶圆级封装结构还包括粘附层，所述粘附层位于所述第一厚胶层与所述第二厚胶层之间、所述凹槽的侧壁及所述凹槽的底部。
在其中一个实施例中，所述扇出型晶圆级封装结构还包括粘附层，位于所述凹槽的底部，且位于远离所述芯片与所述凹槽的底部之间；所述第二厚胶层还延伸至所述芯片与所述第一厚胶层之间。
在其中一个实施例中，所述扇出型晶圆级封装结构还包括钝化层，位于所述第二厚胶层远离所述第一厚胶层的表面，所述钝化层覆盖所述重布线层，所述钝化层上形成有第二开口，所述第二开口暴露出所述重布线层；焊球，位于所述第二开口内，所述焊球与所述重布线层相接触。
在其中一个实施例中，所述扇出型晶圆级封装结构中所述凹槽的数量及所述芯片的数量均为多个，不同所述凹槽内的所述芯片不尽相同。
在其中一个实施例中，所述凹槽内设有多个所述芯片，所述重布线层将位于同一所述凹槽内的多个所述芯片电连接。
一种扇出型晶圆级封装结构，包括第一厚胶层，所述第一厚胶层包括第一表面和与所述第一表面相对的第二表面，所述第一厚胶层的第一表面具有凹槽；芯片，位于所述凹槽内；所述芯片的正面形成有焊盘，所述芯片的正面远离所述凹槽的底部；所述芯片的厚度大于所述凹槽的厚度；第二厚胶层，至少位于所述第一厚胶层的第一表面，且覆盖所述芯片；所述第二厚胶层内具有第一开口，所述第一开口暴露出所述焊盘；重布线层，位于所述第二厚胶层远离所述第一厚胶层的表面，且与所述焊盘电连接。
上述扇出型晶圆级封装方法，采用分两次涂覆厚胶来制作凹槽，将芯片封装于凹槽中。在第一厚胶层涂覆后通过曝光显影工艺来制作凹槽并将芯片放入第一厚胶层的凹槽中。芯片将部分嵌入凹槽内，另一部分则超出凹槽之上。然后对晶圆涂覆第二厚胶层，将芯片在凹槽之上的部分完全覆盖。上述扇出型晶圆级封装方法在整个工艺制作过程中使用的是全厚度晶圆，保证芯片封装过程中晶圆的翘曲度可以保持在一个较小的范围内，以达到减小晶圆翘曲的目的。通过两次涂覆厚胶来制作凹槽，将芯片封装于凹槽中可以实现确保芯片对位精确的目的；此外，上述扇出型晶圆级封装方法采用曝光显影工艺形成凹槽，在对芯片进行对位封装时的工艺难度及工艺成本更低。在衬底的第一表面上形成牺牲层，后续在牺牲层上淀积结构层材料形成封装结构后，可以在不损伤其他封装结构的情况下，通过将牺牲层去键合来剥离衬底。既实现了完全去除衬底来减小封装结构的封装体积的目的，又不会对封装结构中其他材料层造成损伤。
附图说明
为了更清楚地说明本说明书实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本说明书中记载的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请其中一个实施例中扇出型晶圆级封装方法的方法流程示意图；
图2a至图2h为本申请其中一个实施例中扇出型晶圆级封装方法中各步骤所得结构的截面结构示意图；
图3a至图3e为本申请另一个实施例中扇出型晶圆级封装方法中各步骤所得结构的截面结构示意图；
图4a至图4e为本申请又一个实施例中扇出型晶圆级封装方法中各步骤所得结构的截面结构示意图；
图5a至图5c为本申请又一个实施例中扇出型晶圆级封装方法中形成重布线层及焊球的步骤所得结构的截面结构示意图；
图6a至图6b为本申请又一个实施例中扇出型晶圆级封装方法中对衬底进行减薄及对减薄后所得结构进行切割的步骤所得结构的截面示意图；
图7为本申请另一实施例中扇出型晶圆级封装结构的截面示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的优选实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反的，提供这些实施方式的目的是为了对本发明的公开内容理解得更加透彻全面。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”、“前”、“后”、“周向”以及类似的表述是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
扇出型晶圆级封装技术目前有使用硅基来代替塑封料，采用硅基体取代模塑料作为扇出的基体。通过硅基体刻蚀制作出凹槽，然后将芯片半埋入进行扇出型封装。该方法一定程度上降低了芯片埋入硅基体时对凹槽刻蚀深度和凹槽底部刻蚀均匀性的要求，一定程度上降低了刻蚀和封装成本，一定程度上减小了翘曲度，但也存在一定的不足。比如，刻蚀硅基体均一性难度大，硅基体刻蚀成本高及制作工艺难度大。
为了解决上述技术问题本申请提供了一种扇出型晶圆级封装方法，图1为本申请其中一个实施例中扇出型晶圆级封装方法的方法流程示意图，在其中一个实施例中，扇出型晶圆级封装方法包括如下步骤S100至步骤S600。图2a至图2g分别为本申请其中一个实施例中扇出型晶圆级封装方法中各步骤所得结构的截面结构示意图，使用本申请提供的扇出型晶圆级封装方法对芯片进行封装，可以得到如图2a至图2g的截面结构示意图所示的扇出型晶圆级封装结构。
步骤S100：提供衬底，衬底包括第一表面和与第一表面相对的第二表面。
如图2a所示，在制备时，可以提供一个衬底100或同时提供多个衬底100，用于对后续的封装工艺提供支撑。在一个衬底100上可以完成对一个或多个芯片的封装。衬底100的制作材料可以为硅、玻璃或其他材料。其中，每一个衬底100都包含相对的两个表面，第一表面和与第一表面相对的第二表面。在本申请的一些实施例中，第一表面为正面，第二表面为底面；在一些其他的实施例中，第一表面也可以为底面，第二表面为正面。
在整个封装工艺制作过程中使用的衬底100都是全厚度晶圆，即衬底100没有被刻蚀、减薄处理过。衬底100具有一定的厚度且整体厚度均匀，因此衬底100上各处均匀受力，可以很好地减小封装过程中晶圆的翘曲度。
步骤S200：在衬底的第一表面上形成牺牲层。
在传统封装工艺中，在完成封装步骤后对衬底100进行背部减薄时，若不预留一部分衬底100，则在打磨或刻蚀时容易对其他封装结构造成损伤，而预留一部分衬底100又增加了封装体积。
如图2b所示，在衬底100的第一表面上形成一层牺牲层200，牺牲层200在本申请中主要起到分离层的作用。当对于封装体积没有要求时，可以保留牺牲层200和衬底100。当需要减小封装体积时，本申请将牺牲层材料淀积在衬底100的第一表面上形成牺牲层200，后续在牺牲层200上淀积结构层材料、利用光刻刻蚀等技术形成封装结构后，可以在不损伤其他封装结构的情况下，通过将牺牲层200去键合来剥离衬底100。既实现了完全去除衬底100来减小封装结构的封装体积的目的，又不会对封装结构中其他材料层造成损伤。
在本申请的一些实施例中，牺牲层材料可以为有机材料，可以包括环氧树脂、聚酰亚胺等材料。在实际应用中可以根据应用需求选择合适的牺牲层材料，在选择时主要选择存在某种刻蚀剂可以将该材料去除而不损坏其他结构层。在本申请的一些实施例中，可以采用涂覆的方式在衬底100的第一表面上形成牺牲层200。
步骤S300：在牺牲层远离衬底的表面上形成第一厚胶层，并采用曝光显影工艺在第一厚胶层内形成凹槽。
如图2c所示，在牺牲层200远离衬底100的表面上形成一层厚胶，该厚胶构成了第一厚胶层300。在本申请的一些实施例中，可以采用涂覆的方式在牺牲层200远离衬底100的表面上形成第一厚胶层300，并采用曝光显影工艺在第一厚胶层300上预设位置处形成凹槽。在一些其他的实施例中，也可以采用印刷的方式形成带有凹槽的第一厚胶层300。
形成第一厚胶层300所采用的材料可以为光敏型epoxy(环氧树脂)。相较于传统的硅基体刻蚀形成凹槽，本申请采用光敏型epoxy制备第一厚胶层300，利用其遇光会改变化学结构的特性，在第一厚胶层300上形成凹槽时采用的工艺成本更低、工艺难度也更低，从而解决了刻蚀硅基体均一性难度大、硅基体刻蚀成本高及制作工艺难度大的问题。在一些其他的实施例中，第一厚胶层300也可以采用其他具有绝缘特性的材料制作第一厚胶层300。
如图2d所示，凹槽形成于第一厚胶层300远离衬底100的一面上。图2d中所示的凹槽厚度与第一厚胶层300的厚度相同，是其中一种示例性的实施方式，但并不能因此而理解为对本申请中凹槽厚度范围的限制。在封装工艺流程中，凹槽可以起到对芯片400进行物理限位的作用，便于将芯片400固定放置于指定位置，避免或减少封装过程中芯片400的位移。因此，在实际应用中，可以根据待封装芯片400的尺寸来确定凹槽的尺寸。同时，可以根据待封装芯片400的厚度来确定凹槽的厚度，凹槽的厚度小于芯片400的厚度。
在通常的厚胶涂覆工艺中，涂覆形成的胶层厚度在45μm左右，而芯片的厚度则通常在100μm左右，因此此时凹槽的厚度可以小于或等于第一厚胶层300的厚度。当形成的胶层厚度大于等于芯片厚度时，则可以令凹槽的厚度小于芯片的厚度的一半，即，保证芯片400键合在凹槽中时，可以部分芯片400嵌于第一厚胶层300内部，部分芯片400高出第一厚胶层300。
步骤S400：提供芯片，并将芯片键合于凹槽内；芯片的正面形成有焊盘，芯片的正面远离凹槽的底部；芯片的厚度大于所述凹槽的厚度。
如图2e所示，提供一个或多个待封装的芯片400，将芯片400键合于第一厚胶层300上的凹槽内。其中，芯片400包括相对的两个表面，一个表面上形成有焊盘401，焊盘401用于与其他部件形成电接触。将芯片400具有焊盘401的表面定义为芯片的正面，与正面相对的一面定义为芯片的底面。待封装的芯片400可以为已完成经过背面减薄处理的芯片400，从而可以减小封装结构的封装体积。
在将芯片400键合于第一厚胶层300上时，将芯片400的正面朝上放置于第一厚胶层300上的凹槽内，即芯片400的底面与凹槽的底面接触，且芯片400的正面高于第一厚胶层300远离衬底100的表面。
采用固化工艺对第一厚胶层300进行处理，即可将芯片400固定在凹槽内。当第一厚胶层300采用的材料为光敏型epoxy时，可以利用紫外线对第一厚胶层300进行固化处理。在紫外线的照射下，光敏型epoxy的分子将结合成长长的交联聚合物高分子。在键结时，聚合物将由胶质树脂转变成坚硬物质，从而将芯片400固定在凹槽内。当第一厚胶层300采用其他材料制成时，则可以相应地采用高温固化、压力固化等其他固化工艺实现。
步骤S500：至少在第一厚胶层远离衬底的表面形成第二厚胶层，第二厚胶层覆盖芯片。
如图2f所示，在将芯片400固定在第一厚胶层300上的凹槽中后，芯片400将部分嵌入在第一厚胶层300内，部分裸露在第一厚胶层300之上。至少在第一厚胶层300远离衬底100的表面上形成第二厚胶层500，形成的第二厚胶层500将完全覆盖芯片400。第二厚胶层500可以与第一厚胶层300配合将芯片400完全包覆在内。
在本申请的一些实施例中，可以采用涂覆的方式在第一厚胶层300远离衬底100的表面上形成第二厚胶层500。在一些其他的实施例中，也可以采用印刷工艺或贴干膜的方式制作第二厚胶层500。第二厚胶层500的形成工艺可以与第一厚胶层300的形成工艺相同，也可以不同。同样地，形成第二厚胶层500所采用的材料可以为光敏型epoxy。在一些其他的实施例中，第一厚胶层300也可以采用其他具有绝缘特性的材料制作第一厚胶层300。第二厚胶层500所采用的材料可以与第一厚胶层300所采用材料相同，也可以不同。
步骤S600：在第二厚胶层上形成有第一开口，第一开口暴露出焊盘。
如图2g所示，形成第二厚胶层500所采用的材料也为光敏型epoxy，且采用涂覆的工艺形成时，可以采用曝光显影工艺在第二厚胶层500上与芯片400焊盘401对应的位置开出第一开口，第一开口贯穿第二厚胶层500，芯片400的焊盘401可以通过第一开口裸露出来。也可以采用印刷工艺制作第二厚胶层500，采用印刷工艺时可以直接获取具有第一开口的第二厚胶层500，省去了制作开口的步骤，进一步地简化了封装工艺。
采用固化工艺对第二厚胶层500进行固化处理。同样地，当第二厚胶层500采用的材料为光敏型epoxy时，可以利用紫外线对第二厚胶层500进行固化处理。当第二厚胶层500采用其他材料制成时，则可以相应地采用高温固化、压力固化等其他固化工艺实现。
步骤S700：在第二厚胶层远离第一厚胶层的表面形成重布线层，重布线层与焊盘相接触。
如图2h所示，在第二厚胶层500远离第一厚胶层300的表面形成重布线层600，重布线层600与芯片400正面的焊盘401相接触其他部件可以通过重布线层600与芯片400的焊盘401形成电连接。在本申请的一些实施例中，可以采用薄膜溅射、光刻、电镀、去胶、湿法刻蚀等工艺制作重布线层600。
上述扇出型晶圆级封装方法，采用分两步制作厚胶层来形成用于容纳芯片400的凹槽，将芯片400封装于内。在第一厚胶层300涂覆后通过曝光显影工艺来制作凹槽并将芯片400放入第一厚胶层的凹槽中。部分芯片400将嵌入凹槽内，另一部分则超出凹槽之上。然后涂覆第二厚胶层500，将芯片400在凹槽之上的部分完全覆盖。第一厚胶层300和第二厚胶层500配合可以将芯片400完全包覆在内。上述扇出型晶圆级封装方法在整个工艺制作过程中使用的是全厚度晶圆，保证芯片封装过程中晶圆的翘曲度可以保持在一个较小的范围内，以达到减小晶圆翘曲的目的。此外，在制备封装结构时无需刻蚀硅基体，因而在成本上更低、工艺难度上也更低。
图3a至图3e为本申请另一个实施例中扇出型晶圆级封装方法中各步骤所得结构的截面结构示意图，在其中一个实施例中，在提供芯片，并将芯片键合于凹槽内之前还可以包括如下步骤S310。
步骤S310：形成粘附层，粘附层覆盖第一厚胶层远离衬底的表面、凹槽的侧壁及凹槽的底部。
在提供一个或多个衬底100，在衬底100上涂覆形成第一厚胶层300，通过曝光显影工艺在第一厚胶层300上形成凹槽后，并在将芯片400键合于凹槽之前，可以先形成一层粘附层700，如图3a所示。可以采用粘合剂作为粘附层700的制作材料，在一些其他的实施例中也可以采用其他具有粘性的材料作为粘附层700的制作材料。由于第一厚胶层300上具有凹槽结构，因此可以采用喷涂的方式进行涂覆，将粘性材料覆盖第一厚胶层300的上表面以及第一厚胶层300上凹槽结构的底部、侧壁等所有外表面。
在形成粘附层700后，可以采用贴片工艺将芯片400准确地键入相对应的凹槽结构内，芯片400的底部以及芯片400嵌入第一厚胶层300内的部分侧壁均与粘附层700相接触，如图3b所示。在完成利用粘附层700将芯片400粘附在凹槽中后，可以继续执行上述步骤S500至S700的封装操作，如图3c至图3e所示。
利用粘附层700可以进一步地避免或减少封装过程中芯片400出现位移的概率，提高封装工艺的精准性。第一厚胶层300上凹槽结构的长宽尺寸略大于芯片400的长宽尺寸，在其中一个实施例中，凹槽侧壁与芯片400侧壁之间的距离可以为8-12μm。粘附层700可以填充芯片400与凹槽之间间隔的空隙，以确保封装结构内每一层结构之间均精密贴合，减小封装结构的封装尺寸。因此，凹槽侧壁上粘附层700的厚度与凹槽侧壁与芯片400侧壁之间的距离相等，在实际应用中，可以根据凹槽侧壁与芯片400侧壁之间的距离确定凹槽侧壁上粘附层700的厚度。
图4a至图4e为本申请又一个实施例中扇出型晶圆级封装方法中各步骤所得结构的截面结构示意图，在其中一个实施例中，在提供芯片，并将芯片键合于凹槽内之前还可以包括如下步骤S320至步骤S330。
步骤S320：在凹槽的底部形成粘附层；芯片键合于粘附层远离衬底的表面。
在提供一个或多个衬底100，在衬底100上涂覆形成第一厚胶层300，通过曝光显影工艺在第一厚胶层300上形成凹槽后，并在将芯片400键合于凹槽之前，可以先形成一层粘附层700，如图4a所示。在本申请的一些实施例中，粘附层700在封装工艺中起到的作用是利用粘性将芯片400固定于凹槽内，因此可以只在凹槽底部形成粘附层700。可以使用点胶工艺在凹槽的底部形成粘附层700，再使用贴片工艺对芯片400进行键合。芯片400的底部与粘附层700远离衬底100的表面相接触，粘附层700的粘性可以把芯片400固定于凹槽内，从而避免或减少封装过程中芯片400出现位移的概率，提高封装工艺的精准性。
S330：芯片与凹槽的侧壁之间具有间隙，在第一厚胶层远离衬底的表面形成第二厚胶层的同时，第二厚胶层还填满间隙。
第一厚胶层300上形成的凹槽的长宽尺寸略大于芯片400的长宽尺寸，在其中一个实施例中，凹槽侧壁与芯片400侧壁之间的距离可以为8-12μm。芯片400与凹槽的侧壁之间存在一定距离的间隙。因此，在步骤S500中在第一厚胶层300远离衬底100的表面形成第二厚胶层500时，还可以如图4c所示在芯片400与凹槽的侧壁之间形成部分第二厚胶层500，利用第二厚胶层500填满芯片400与凹槽之间间隔的空隙，以确保封装结构内每一层结构之间均精密贴合，减小封装结构的封装尺寸。因此，芯片400与凹槽之间第二厚胶层500的厚度与凹槽侧壁与芯片400侧壁之间的距离相等，在实际应用中，可以根据凹槽侧壁与芯片400侧壁之间的距离确定芯片400与凹槽之间第二厚胶层500的厚度。在利用第二厚胶层500与第一厚胶层300配合将芯片400完全包覆在内后，可以继续执行上述步骤S600至S700的封装操作，如图4d至图4e所示。
图5a至图5c为本申请又一个实施例中扇出型晶圆级封装方法中形成重布线层及焊球的步骤所得结构的截面结构示意图，在其中一个实施例中，在第二厚胶层远离第一厚胶层的表面形成重布线层之后还可以包括如下步骤S810至步骤S830。
步骤S810：在第二厚胶层远离第一厚胶层的表面形成钝化层，钝化层覆盖重布线层。
在本申请的一些实施例中，如图5a所示可以通过涂胶工艺来制作钝化层800。钝化层800完全覆盖重布线层600，钝化层800可以对重布线层600起到绝缘保护的作用。钝化层800的制作材料可以与第一厚胶层300和/或第二厚胶层500的制作材料相同，也可以不同，只要保证钝化层800覆盖在重布线层600上后能够使重布线层600上的金属表面转化为不易被氧化的状态，从而延缓金属的腐蚀速度即可。
步骤S820：在钝化层内形成第二开口，第二开口暴露出重布线层。
在本申请的一些实施例中，如图5b所示可以采用曝光显影工艺在钝化层800上与重布线层600相对应的位置形成第二开口，第二开口贯穿钝化层800，重布线层600可以通过第二开口完全暴露在外。
在一些其他的实施例中，也可以采用印刷工艺制作钝化层800，采用印刷工艺时可以直接获取具有第二开口的钝化层800，从而省去了制作开口的步骤，进一步地简化了封装工艺。
步骤S830：在第二开口内形成焊球，焊球与重布线层相接触。
在本申请的一些实施例中，如图5c所示可以采用植球、印刷、电镀等工艺在第二开口内制作焊球900。焊球900与重布线层600相连接，从而重布线层600可以通过焊球900与外部部件形成电连接。由于重布线层600与芯片400的焊盘401相连接，因此焊球900可以通过再布线层500与芯片400的焊盘401电连接。可以从具有良好导电性能的金属材料中选择一种或多种金属材料作为焊球900的材料，例如，焊球900可以为锡球、铜球或锡铜合金球。
在其中一个实施例中，在第二厚胶层远离第一厚胶层的表面形成重布线层之后还可以包括如下步骤S840至步骤S870。
步骤S840：在第二厚胶层远离第一厚胶层的表面形成钝化层，钝化层覆盖上一步骤形成重布线层；并在钝化层内形成第二开口，第二开口暴露出上一步骤形成的重布线层。
在第二厚胶层500远离第一厚胶层300的表面再次形成钝化层800，在本申请的一些实施例中，可以通过涂胶工艺来制作钝化层800。形成的钝化层800完全覆盖步骤S800中形成的重布线层600，钝化层800可以对重布线层600起到绝缘保护的作用。
可以采用曝光显影工艺在钝化层800上与重布线层600相对应的位置形成第二开口，第二开口贯穿钝化层800，重布线层600可以通过第二开口完全暴露在外。在一些其他的实施例中，也可以采用印刷工艺制作钝化层800，采用印刷工艺时可以直接获取具有第二开口的钝化层800，从而省去了制作开口的步骤，进一步地简化了封装工艺。
步骤S850：在上一步骤形成的钝化层远离第二厚胶层的表面及第二开口内形成又一重布线层，该步骤形成的重布线层与第二开口暴露出的重布线层相接触。
在步骤S840中形成的钝化层800远离第二厚胶层500的表面上的第二开口内形成又一重布线层600。可以采用薄膜溅射、光刻、电镀、去胶、湿法刻蚀等工艺制作重布线层600。本步骤中形成的重布线层600与第二开口暴露出来的重布线层600电连接。
步骤S860：在上一步骤形成的重布线层所在的钝化层的表面形成又一钝化层，该步骤形成的钝化层覆盖上一步骤形成的重布线层；并在该步骤形成的钝化层内形成第三开口，第三开口暴露出上一步骤形成的重布线层。
在步骤S850中形成的重布线层600所在的钝化层800的表面形成又一钝化层800，本步骤中形成的钝化层800覆盖步骤S800中形成的重布线层600。在本步骤的钝化层800内形成第三开口，第三开口贯穿钝化层800，步骤S850中形成的重布线层600可以通过第三开口完全暴露在外。
即，在本申请提供的扇出型晶圆级封装方法中，可以制作一层或多层重布线层600。相应地，每形成一层重布线层600后，在重布线层600上形成一层钝化层800，用于对其进行隔离防护。一层重布线层600、一层钝化层800重复交替设置。可以通过形成开口和/或通孔的方式来实现多层重布线层600之间的电连接。
步骤S870：在第三开口内形成焊球，焊球与第三开口暴露出的重布线层相接触。
在本申请的一些实施例中，可以采用植球、印刷、电镀等工艺在第三开口内制作焊球900。焊球900与重布线层600相连接，从而重布线层600可以通过焊球900与外部部件形成电连接。由于重布线层600与芯片400的焊盘401相连接，因此焊球900可以通过再布线层500与芯片400的焊盘401电连接。可以从具有良好导电性能的金属材料中选择一种或多种金属材料作为焊球900的材料，例如，焊球900可以为锡球、铜球或锡铜合金球。
在其中一个实施例中，在第三开口内形成焊球之前还可以包括重复上述步骤S850至步骤S860至少一次。即，在封装工艺流程中可以形成一层或者多层重布线层600，相应地也可以包括一层或多层钝化层800用于对重布线层600进行防护、隔离。优选地，当封装结构中包括多层重布线层600时，多层钝化层800与多层重布线层600交替设置，多层钝化层800可以设置于相邻两层重布线层600之间，从而可将每层重布线层600隔开。在多层重布线层600之间可以通过形成通孔的方式实现电连接。
图6a至图6b为本申请又一个实施例中扇出型晶圆级封装方法中对衬底进行减薄及对减薄后所得结构进行切割的步骤所得结构的截面示意图，在其中一个实施例中，在第一厚胶层内形成多个凹槽；将芯片键合于凹槽内之后，各凹槽内均键合有芯片；形成焊球之后还可以包括如下步骤S910至步骤S920。
步骤S910：自牺牲层处剥离牺牲层及衬底。
在完成第三开口内形成焊球的步骤后，即可视为完成了对于芯片的封装工艺，此时衬底100提供的支撑作用已完成，而且在完成封装工艺后衬底100的翘曲度将不会影响封装效果，因此可以如图6a所示自牺牲层200处剥离牺牲层200及衬底100，以减小封装结构的封装体积。在制备牺牲层200时，选择的材料是存在某种刻蚀剂可以将该材料去除而不损坏其他结构层的。在本实施例中，利用牺牲层材料对应的刻蚀剂对牺牲层200进行去键合处理，来剥离牺牲层200及衬底100。利用牺牲层200既实现了完全去除牺牲层200和衬底100来减小封装结构的封装体积的目的，又不会对封装结构中其他材料层造成损伤。
步骤S920：自相邻凹槽之间对所得结构进行切割，以得到多个封装单元。
如图6b所示，可以在相邻两个凹槽之间对上述封装结构进行切割处理。在一些其他的实施例中，也可以在预设位置划出切割线，从而利用划片技术将上述封装结构分割成多个扇出型晶圆级封装单元。
在其中一个实施例中，不同凹槽内键合的芯片400不尽相同。在第一厚胶层300内形成了多个凹槽，每一个凹槽都可以对一个或多个芯片400进行键合封装。同一个凹槽内可以放置一个或多个芯片400，同一个凹槽内放置的一个或多个芯片400可以是相同型号的芯片400，也可以是不同型号的芯片400。多个凹槽之间封装的芯片400也可以是相同型号的芯片400，也可以是不同型号的芯片400。
在其中一个实施例中，提供芯片，并将芯片键合于凹槽内可以包括如下步骤S410至步骤S420。
步骤S410：提供多个芯片。
提供多个待封装的芯片400，将多个芯片400键合于第一厚胶层300上的一个或多个凹槽内。其中，芯片400包括相对的两个表面，一个表面上形成有焊盘401，焊盘401用于与其他部件形成电接触。将芯片400具有焊盘401的表面定义为芯片的正面，与正面相对的一面定义为芯片的底面。待封装的芯片400可以为已完成经过背面减薄处理的芯片400，从而可以减小封装结构的封装体积。
步骤S420：将至少两个芯片键合于同一凹槽内；重布线层将位于同一凹槽内的多个芯片电连接。
在将多个芯片400键合于第一厚胶层300上的一个或多个凹槽内时，同一个凹槽内至少键合两个芯片400，两个芯片400并列排布。在后续步骤中形成的重布线层600可以将位于同一凹槽内的多个芯片电连接。可以采用贴片技术将至少两个芯片400键合于同一个凹槽内。在将至少两个芯片400键合于同一个凹槽内时，将至少两个芯片400均正面朝上并列地放置于第一厚胶层300上的凹槽内，即芯片400的底面与凹槽的底面接触，且芯片400的正面高于第一厚胶层300远离衬底100的表面。至少两个芯片400之间可以间隔一定距离，也可以紧密排布，根据实际的封装需求确定。
在其中一个实施例中，第一厚胶层300及第二厚胶层500均包括光敏材料层，即第一厚胶层300及第二厚胶层500均采用光敏性树脂材料制成。因此，可以采用曝光显影工艺在第二厚胶层500内第一开口。采用光敏性材料分两次涂覆厚胶制作凹槽，第一层厚胶涂覆后通过曝光显影制作凹槽，此时芯片放入凹槽后，芯片一部分嵌入在凹槽内，一部分在凹槽之上。然后涂覆第二层厚胶，将芯片在凹槽之上的部分完全覆盖，通过曝光显影工艺开出芯片焊盘401开口。
上述扇出型晶圆级封装方法在整个工艺制作过程中采用光敏性材料分两次涂覆厚胶形成第一厚胶层300和第二厚胶层500，就可以不刻蚀硅基体，使得制备成本更低且工艺难度也更低。此外，在整个工艺制作过程中使用的衬底为全厚度晶圆，可以保证晶圆的翘曲度保持在一个较小的范围，达到减小晶圆翘曲的目的。此外，上述扇出型晶圆级封装方法无需刻蚀形成凹槽，因而芯片对位精度更高，工艺难度及成本更低。
应该理解的是，虽然说明书附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其他的顺序执行。而且，说明书附图的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
基于上述扇出型晶圆级封装方法实施例的描述，本申请还提供了一种扇出型晶圆级封装结构。基于同一创新构思，本申请实施例提供的一个或多个实施例中的扇出型晶圆级封装结构如下面的实施例所述。由于扇出型晶圆级封装结构解决问题的实现方案与方法相似，因此本说明书实施例具体的扇出型晶圆级封装结构的实施可以参见前述方法的实施，重复之处不再赘述。
请继续参阅图2h所示的扇出型晶圆级封装结构的截面示意图，在其中一个实施例中，扇出型晶圆级封装结构可以包括衬底100、牺牲层200、第一厚胶层300、芯片400、第二厚胶层500、重布线层600。
衬底100包括第一表面和与第一表面相对的第二表面。
牺牲层200，位于衬底100的第一表面；
第一厚胶层300，位于牺牲层200远离衬底100的表面，第一厚胶层300内具有凹槽。
芯片400，位于凹槽内；芯片400的正面形成有焊盘401，芯片400的正面远离凹槽的底部；芯片400的厚度大于凹槽的厚度。
第二厚胶层500，至少位于第一厚胶层300远离衬底100的表面，且覆盖芯片；第二厚胶层500内具有第一开口，第一开口暴露出焊盘401。
重布线层600，位于第二厚胶层500远离衬底100的表面，且与焊盘401电连接。
在其中一个实施例中，第一厚胶层的包括光敏型树脂层，第二厚胶层包括光敏型树脂层。
请继续参阅图3e所示的扇出型晶圆级封装结构的截面示意图，在其中一个实施例中，扇出型晶圆级封装结构还可以包括粘附层700。粘附层700位于第一厚胶层300与第二厚胶层500之间、凹槽的侧壁及凹槽的底部。
请继续参阅图4e所示的扇出型晶圆级封装结构的截面示意图，在其中一个实施例中，扇出型晶圆级封装结构还可以包括粘附层700，粘附层700位于凹槽的底部，且位于芯片400与衬底100之间；第二厚胶层500还延伸至芯片400与第一厚胶层300之间。
请继续参阅图5c所示的扇出型晶圆级封装结构的截面示意图，在其中一个实施例中，扇出型晶圆级封装结构还可以包括钝化层800和焊球900。钝化层800位于第二厚胶层500远离第一厚胶层300的表面，钝化层800覆盖重布线层600，钝化层800上形成有第二开口，第二开口暴露出重布线层600。焊球900位于第二开口内，焊球900与重布线层600相接触。
在其中一个实施例中，扇出型晶圆级封装结构中凹槽的数量及芯片400的数量均为多个，不同凹槽内的芯片400不尽相同。
在其中一个实施例中，凹槽内设有多个芯片，重布线层600将位于同一凹槽内的多个芯片400电连接。
本申请还提供了另一种扇出型晶圆级封装结构。图7为本申请另一实施例中扇出型晶圆级封装结构的截面示意图，在其中一个实施例中，扇出型晶圆级封装结构可以包括第一厚胶层300、芯片400、第二厚胶层500、重布线层600、钝化层800和焊球900。
第一厚胶层300，包括第一表面和与第一表面相对的第二表面，第一厚胶层300内具有凹槽。
芯片400，位于凹槽内；芯片400的正面形成有焊盘401，芯片400的正面远离凹槽的底部；芯片400的厚度大于凹槽的厚度。
第二厚胶层500，至少位于第一厚胶层300的第一表面，且覆盖芯片；第二厚胶层500内具有第一开口，第一开口暴露出焊盘401。
重布线层600，位于第二厚胶层500远离第一厚胶层300的表面，且与焊盘401电连接。
钝化层800，位于第二厚胶层500远离第一厚胶层300的表面，钝化层800覆盖重布线层600，钝化层800上形成有第二开口，第二开口暴露出重布线层600。
焊球900，位于第二开口内，焊球900与重布线层600相接触。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于硬件+程序类实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
需要说明的，上述所述的结构等根据方法实施例的描述还可以包括其他的实施方式，具体的实现方式可以参照相关方法实施例的描述。同时各个方法以及结构实施例之间特征的相互组合组成的新的实施例仍然属于本申请所涵盖的实施范围之内，在此不作一一赘述。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以作出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (18)

1.一种扇出型晶圆级封装方法，其特征在于，包括：
提供衬底，所述衬底包括第一表面和与所述第一表面相对的第二表面；
在所述衬底的第一表面上形成牺牲层；
在所述牺牲层远离所述衬底的表面上形成第一厚胶层，并采用曝光显影工艺在所述第一厚胶层内形成凹槽；
提供芯片，并将所述芯片键合于所述凹槽内；所述芯片的正面形成有焊盘，所述芯片的正面远离所述凹槽的底部；所述芯片的厚度大于所述凹槽的厚度；
至少在所述第一厚胶层远离所述衬底的表面形成第二厚胶层，所述第二厚胶层覆盖所述芯片；
在所述第二厚胶层上形成有第一开口，所述第一开口暴露出所述焊盘；
在所述第二厚胶层远离所述第一厚胶层的表面形成重布线层，所述重布线层与所述焊盘相接触。
2.根据权利要求1所述的扇出型晶圆级封装方法，其特征在于，所述提供芯片，并将所述芯片键合于所述凹槽内之前还包括：
形成粘附层，所述粘附层覆盖所述第一厚胶层远离所述衬底的表面、所述凹槽的侧壁及所述凹槽的底部。
3.根据权利要求1所述的扇出型晶圆级封装方法，其特征在于，所述提供芯片，并将所述芯片键合于所述凹槽内之前还包括：
在所述凹槽的底部形成粘附层；所述芯片键合于所述粘附层远离所述衬底的表面；
所述芯片与所述凹槽的侧壁之间具有间隙，在所述第一厚胶层远离所述衬底的表面形成第二厚胶层的同时，所述第二厚胶层还填满所述间隙。
4.根据权利要求1所述的扇出型晶圆级封装方法，其特征在于，所述在所述第二厚胶层远离所述第一厚胶层的表面形成重布线层之后还包括：
在所述第二厚胶层远离所述第一厚胶层的表面形成钝化层，所述钝化层覆盖所述重布线层；
在所述钝化层内形成第二开口，所述第二开口暴露出所述重布线层；
在所述第二开口内形成焊球，所述焊球与所述重布线层相接触。
5.根据权利要求1所述的扇出型晶圆级封装方法，其特征在于，所述在所述第二厚胶层远离所述第一厚胶层的表面形成重布线层之后还包括：
在所述第二厚胶层远离所述第一厚胶层的表面形成钝化层，所述钝化层覆盖上一步骤形成所述重布线层；并在所述钝化层内形成第二开口，所述第二开口暴露出上一步骤形成的所述重布线层；
在上一步骤形成的所述钝化层远离所述第二厚胶层的表面及所述第二开口内形成又一重布线层，该步骤形成的所述重布线层与所述第二开口暴露出的重布线层相接触；
在上一步骤形成的所述重布线层所在的所述钝化层的表面形成又一钝化层，该步骤形成的所述钝化层覆盖上一步骤形成的所述重布线层；并在该步骤形成的所述钝化层内形成第三开口，所述第三开口暴露出上一步骤形成的所述重布线层；
在所述第三开口内形成焊球，所述焊球与所述第三开口暴露出的所述重布线层相接触。
6.根据权利要求5所述的扇出型晶圆级封装方法，其特征在于，所述在所述第三开口内形成焊球之前还包括重复如下步骤至少一次：
在上一步骤形成的所述钝化层远离所述第二厚胶层的表面及所述第二开口内形成又一重布线层，该步骤形成的所述重布线层与所述第二开口暴露出的重布线层相接触；
在上一步骤形成的所述重布线层所在的所述钝化层的表面形成又一钝化层，该步骤形成的所述钝化层覆盖上一步骤形成的所述重布线层；并在该步骤形成的所述钝化层内形成第三开口，所述第三开口暴露出上一步骤形成的所述重布线层。
7.根据权利要求4至6中任一项所述的扇出型晶圆级封装方法，其特征在于，在所述第一厚胶层内形成多个所述凹槽；将所述芯片键合于所述凹槽内之后，各所述凹槽内均键合有所述芯片；形成所述焊球之后还包括：
自所述牺牲层处剥离所述牺牲层及所述衬底；
自相邻所述凹槽之间对所得结构进行切割，以得到多个封装单元。
8.根据权利要求7所述的扇出型晶圆级封装方法，其特征在于，不同所述凹槽内键合的所述芯片不尽相同。
9.根据权利要求1所述的扇出型晶圆级封装方法，其特征在于，所述提供芯片，并将所述芯片键合于所述凹槽内包括：
提供多个芯片；
将至少两个所述芯片键合于同一所述凹槽内；所述重布线层将位于同一所述凹槽内的多个所述芯片电连接。
10.根据权利要求1所述的扇出型晶圆级封装方法，其特征在于，所述第一厚胶层及所述第二厚胶层均包括光敏材料层，在所述第二厚胶层内形成有第一开口包括：采用曝光显影工艺在所述第二厚胶层内形成所述第一开口。
11.一种扇出型晶圆级封装结构，其特征在于，包括：
衬底，所述衬底包括第一表面和与所述第一表面相对的第二表面；
牺牲层，位于所述衬底的第一表面；
第一厚胶层，位于所述牺牲层远离所述衬底的表面，所述第一厚胶层内具有凹槽；
芯片，位于所述凹槽内；所述芯片的正面形成有焊盘，所述芯片的正面远离所述凹槽的底部；所述芯片的厚度大于所述凹槽的厚度；
第二厚胶层，至少位于所述第一厚胶层远离所述衬底的表面，且覆盖所述芯片；所述第二厚胶层内具有第一开口，所述第一开口暴露出所述焊盘；
重布线层，位于所述第二厚胶层远离所述第一厚胶层的表面，且与所述焊盘电连接。
12.根据权利要求11所述的扇出型晶圆级封装结构，其特征在于，所述第一厚胶层的包括光敏型树脂层，所述第二厚胶层包括光敏型树脂层。
13.根据权利要求11所述的扇出型晶圆级封装结构，其特征在于，所述扇出型晶圆级封装结构还包括：
粘附层，所述粘附层位于所述第一厚胶层与所述第二厚胶层之间、所述凹槽的侧壁及所述凹槽的底部。
14.根据权利要求11所述的扇出型晶圆级封装结构，其特征在于，所述扇出型晶圆级封装结构还包括：
粘附层，位于所述凹槽的底部，且位于远离所述芯片与所述凹槽的底部之间；所述第二厚胶层还延伸至所述芯片与所述第一厚胶层之间。
15.根据权利要求11所述的扇出型晶圆级封装结构，其特征在于，所述扇出型晶圆级封装结构还包括：
钝化层，位于所述第二厚胶层远离所述第一厚胶层的表面，所述钝化层覆盖所述重布线层，所述钝化层上形成有第二开口，所述第二开口暴露出所述重布线层；
焊球，位于所述第二开口内，所述焊球与所述重布线层相接触。
16.根据权利要求11所述的扇出型晶圆级封装结构，其特征在于，所述扇出型晶圆级封装结构中所述凹槽的数量及所述芯片的数量均为多个，不同所述凹槽内的所述芯片不尽相同。
17.根据权利要求11所述的扇出型晶圆级封装结构，其特征在于，所述凹槽内设有多个所述芯片，所述重布线层将位于同一所述凹槽内的多个所述芯片电连接。
18.一种扇出型晶圆级封装结构，其特征在于，包括：
第一厚胶层，所述第一厚胶层包括第一表面和与所述第一表面相对的第二表面，所述第一厚胶层的第一表面具有凹槽；
芯片，位于所述凹槽内；所述芯片的正面形成有焊盘，所述芯片的正面远离所述凹槽的底部；所述芯片的厚度大于所述凹槽的厚度；
第二厚胶层，至少位于所述第一厚胶层的第一表面，且覆盖所述芯片；所述第二厚胶层内具有第一开口，所述第一开口暴露出所述焊盘；
重布线层，位于所述第二厚胶层远离所述第一厚胶层的表面，且与所述焊盘电连接；
钝化层，位于所述第二厚胶层远离所述第一厚胶层的表面，所述钝化层覆盖所述重布线层，所述钝化层上形成有第二开口，所述第二开口暴露出所述重布线层；
焊球，位于所述第二开口内，所述焊球与所述重布线层相接触。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101615584A (zh) * 2008-06-25 2009-12-30 南茂科技股份有限公司 具有模拟基板的芯片重新配置结构及其封装方法
CN101996958A (zh) * 2009-08-20 2011-03-30 精材科技股份有限公司 芯片封装体及其制造方法
CN103050447A (zh) * 2011-10-11 2013-04-17 台湾积体电路制造股份有限公司 半导体器件的封装方法及其结构
CN110416091A (zh) * 2019-07-31 2019-11-05 中国电子科技集团公司第五十八研究所 一种硅基扇出型封装方法及结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101615584A (zh) * 2008-06-25 2009-12-30 南茂科技股份有限公司 具有模拟基板的芯片重新配置结构及其封装方法
CN101996958A (zh) * 2009-08-20 2011-03-30 精材科技股份有限公司 芯片封装体及其制造方法
CN103050447A (zh) * 2011-10-11 2013-04-17 台湾积体电路制造股份有限公司 半导体器件的封装方法及其结构
CN110416091A (zh) * 2019-07-31 2019-11-05 中国电子科技集团公司第五十八研究所 一种硅基扇出型封装方法及结构

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