CN114361098A - 一种隔离沟槽和隔离沟槽的制造方法 - Google Patents
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Abstract
本发明涉及一种隔离沟槽和隔离沟槽的制造方法。隔离沟槽，包括：在沟槽上的氧化物层，在所述氧化物层内的底部的氮化物衬垫，在所述氮化物衬垫内，且与氮化物衬垫的表面齐平的第一氧化物，以及在所述第一氧化物上的第二氧化物；所述第二氧化物与所述氧化物层的表面齐平。通过去除隔离沟槽中的部分沉积物质，再沉积第二氧化物，能够防止变成陷阱的热载流子电子在有源区产生沟道，从而避免热电子穿透效应产生的不良。
Description
技术领域
本申请涉及半导体器件，具体涉及一种隔离沟槽和隔离沟槽的制造方法。
背景技术
为了使半导体芯片内的晶体管绝缘，一般使用在半导体衬底上形成沟槽， 填充绝缘膜的浅沟槽隔离(Shallow Trench Isolation，STI)工艺。如图1A 所示，为半导体衬底上的单元区A、NMOS区B域和PMOS区C的俯视图，如图 1B所示，为半导体衬底上的单元区301、NMOS区302域和PMOS区303的剖面 图。
如图1B所示，进行晶体管分离工艺时，在单元区、NMOS区与PMOS区的 沟槽形成沟道氧化物2(如二氧化硅)和氮化物衬垫3(如氮化硅)，并在其上 沉积氧化物4(如二氧化硅)。使用氮化物衬垫能够减小元件的应力，防止后 续进行氧化工艺时，有源区被氧化，从而改善晶体管的特性。
如图2所示为PMOS区示意图，其中第一PMOS(7A)和第二PMOS(7B)之 间通过隔离沟槽130隔离。但是在PMOS晶体管的隔离沟槽的氮化物衬垫3上， 热载流子电子201(HotCarrier Electron)形成陷阱202(Trap)，产生漏电 路径203，导致热电子穿透(HotElectron Induced Punch through，HEIP) 效应，从而产生不良。热电子穿透不良是指因为变成陷阱202的热载流子电子 201使应该被隔离(绝缘)的有源区产生沟道，使晶体管间有不需要的电流203 通过，使晶体管关断特性劣化。现有的方式是将在所有区域沉积的道氧化物2 增厚，这样虽然能够防止热电子穿透形成陷阱202，但是厚的道氧化物2会导 致单元区的性能降低。
发明内容
针对上述存在的问题，本申请提供了一种隔离沟槽，包括：在沟槽上的氧 化物层，在所述氧化物层内的底部的氮化物衬垫，在所述氮化物衬垫内，且与 氮化物衬垫的表面齐平的第一氧化物，以及在所述第一氧化物上的第二氧化 物；所述第二氧化物与所述氧化物层的表面齐平。
针对上述存在的问题，本申请还提供了一种隔离沟槽的制造方法，包括如 下步骤：在半导体衬底上形成包括第一氧化物和和氮化物衬垫的PMOS区隔离沟 槽；使用光刻胶曝光工艺和刻蚀工艺，对所述PMOS区隔离沟槽进行刻蚀，去除 隔离沟槽的部分沉积物质；在所述第一氧化物上沉积第二氧化物；对所述第二 氧化物进行平坦化；使用刻蚀工艺刻蚀所述第二氧化物和氮化物衬垫。
本申请的优点在于：通过去除隔离沟槽中的部分沉积物质，再沉积第二氧 化物，能够防止变成陷阱的热载流子电子在有源区产生沟道，从而避免热电子 穿透效应产生的不良。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领 域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并 不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的 部件。在附图中：
图1A示出了现有的单元区、NMOS区域和PMOS区的俯视图；
图1B示出了现有的单元区、NMOS区域和PMOS区的剖面图；
图2示出了PMOS区热电子穿透的的示意图；
图3A示出了本申请实施方式的隔离沟槽的结构示意图；
图3B示出了另一种本申请实施方式的隔离沟槽的结构示意图；
图3C示出了本申请实施方式的防止PMOS区热电子穿透的示意图；
图4示出了本申请实施方式的半导体的造制步骤示意图；
图5A示出了在半导体衬底上形成沟槽的示意图；
图5B示出了在沟槽中沉积氧化物层和氮化物衬垫的示意图；
图5C示出了对单元区、NMOS区和PMOS区进行平坦化的示意图；
图6A示出了在单元区、NMOS区和PMOS区涂布光刻胶的示意图；
图6B示出了使用曝光工艺和刻蚀工艺去除PMOS区隔离沟槽中的一部分第 一氧化物的示意图；
图6C示出了刻蚀和去除露出的PMOS区隔离沟槽中的一部氮化物衬垫的示 意图；
图7示出了在PMOS区隔离沟槽中剩余的氮化物衬垫和第一氧化物上沉积第 二氧化物的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是 示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知 结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比 例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些 细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系 仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域 技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/ 层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该 层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。 另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向 时，该层/元件可以位于该另一层/元件“下”。
图3A示出了本申请实施方式的隔离沟槽的结构示意图。PMOS区303的隔 离沟槽包括：在沟槽140上的氧化物层102，在氧化物层102内的底部的氮化 物衬垫103，在氮化物衬垫103内，且与氮化物衬垫103的表面齐平的第一氧 化物104，以及在第一氧化物104上的第二氧化物105；第二氧化物105与氧化 物层102的表面齐平。图3B示出了本申请实施方式的另一种隔离沟槽的结构示 意图，在第一氧化物105与第二氧化物105的材料相同的情况下，第一氧化物 104与第二氧化物105组成氧化物隔离层200，氧化物隔离层200在氮化物衬垫上103，且与氧化物层102的表面齐平。如图3C所示，在氧化物层102内底部 的氮化物衬垫103，由于其只有一小层，且高度低于第一PMOS(7A)和第二 PMOS(7B)所在区域，因此变成陷阱202的热载流子电子201在有源区产生的 漏电路径203无法在第一PMOS(7A)和第二PMOS(7B)的有源区产生沟道，因 此晶体管间没有不需要的电流通过，从而保持使晶体管的关断特性。衬垫100 上的其他区域中的隔离沟槽如图3A所示。衬垫100包括单元区301、NMOS区302和PMOS区303。
图4示出隔离沟槽的制造方法，示例方法始于操作401，在半导体衬底100 上形成括第一氧化物104的PMOS区隔离沟槽130。如图5A所示，使用刻蚀工 艺刻蚀半导体衬底100，在单元区301、NMOS区302和PMOS区303形成沟槽 140。如图5B所示，在沟槽140中依次沉积氧化物层102和氮化物衬垫 (Liner)103。如图5C所示，在NMOS区302和PMOS区303沟槽中的氮化物衬 垫103上填充第一氧化物104。对填充氧化物104后的单元区301、NMOS区302 和PMOS区303进行平坦化，形成单元区隔离沟槽110、NMOS区隔离沟槽120和 PMOS区隔离沟槽130。
继续操作402，使用光刻胶曝光工艺和刻蚀工艺，对PMOS区隔离沟槽130 进行刻蚀，去除隔离沟槽130中的部分沉积物质。如图6A所示，在单元区 301、NMOS区302和PMOS区303涂布光刻胶108，露出需要刻蚀的PMOS区隔离 沟槽130。如图6B所示，使用曝光工艺和刻蚀工艺，刻蚀露出的PMOS区隔离 沟槽130中的一部分第一氧化物104。如图6C所示，刻蚀和去除露出的PMOS 区隔离沟槽130中的一部氮化物衬垫103，其中，刻蚀第一氧化物104的深度 与刻蚀氮化物衬垫103的深度一致，使氮化物衬垫103与剩余的第一氧化物 104的高度一致。
继续操作403，在第一氧化物上沉积第二氧化物。如图7所示，去除光刻 胶108，使用高密度等离子体(High Density Plasma，HDP)化学气相淀积工 艺，在PMOS区隔离沟槽130中剩余的氮化物衬垫103和第一氧化物104上沉积 第二氧化物105。使用高密度等离子体化学气相淀积工艺能够不影响有源区。
继续操作404，对第二氧化物105进行平坦化。在氮化物衬垫103停止。
继续操作405，使用刻蚀工艺刻蚀第二氧化物105和氮化物衬垫103。如图 3A所示，使用刻蚀工艺刻蚀并去除PMOS区隔离沟槽130上的第二氧化物105， 刻蚀厚度为小于等于200埃
使用刻蚀工艺刻蚀并去除PMOS区隔离沟槽 130上的氮化物衬垫103。使第二氧化物105的表面与氧化物层102齐平。
刻蚀工艺包括干刻工艺和/或湿刻工艺。以操作402为例，对PMOS区隔离 沟槽130进行刻蚀时，可以使用湿刻或干刻工艺刻蚀并去除PMOS区隔离沟槽 130中的一部分氧化物104和一部分氮化物衬垫103。从对PMOS区隔离沟槽 130进行刻蚀开始，直至将PMOS区隔离沟槽130的一部分沉积物质去除为止， 使用不会使单元区301以及NMOS区302造成光刻胶腐蚀(PR Attack)的方 法。以操作405为例，使用湿刻刻蚀并去除隔离沟槽130上的第二氧化物105 以及隔离沟槽130外的第二氧化物105，刻蚀厚度为小于等于200埃
， 之后再使用湿刻刻蚀并去除隔离沟槽130上的氮化物衬垫103和有源区上的氮 化物衬垫103，使用干刻刻蚀并去除隔离沟槽130外的氮化物衬垫103。
在一个实施例中，氧化物层105的材料，进一步地为二氧化硅。
在一个实施例中，第一氧化物104和第二氧化物105的材料，进一步地为 二氧化硅。若第一氧化物104与第二氧化物105的材料相同，则形成的PMOS区 303的隔离沟槽130的结构如图3B所示。若第一氧化物104与第二氧化物105 的材料不同，则形成的PMOS区303的隔离沟槽130的结构如图3A所示。
在一个实施例中，氮化物衬垫103的材料，进一步地为氮化硅。
本申请实施方式中的方法通过去除PMOS隔离沟槽中的部分沉积物质,再沉 积第二氧化物，能够防止变成陷阱的热载流子电子在有源区产生沟道，从而避 免热电子穿透效应产生的不良，防止晶体管关断特性劣化，并且也不会降低单 元区的性能。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说 明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状 的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以 上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例， 但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的 目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价 物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这 些替代和修改都应落在本公开的范围之内。
Claims (12)
1.一种隔离沟槽，其特征在于，包括：在沟槽上的氧化物层，在所述氧化物层内的底部的氮化物衬垫，在所述氮化物衬垫内，且与氮化物衬垫的表面齐平的第一氧化物，以及在所述第一氧化物上的第二氧化物；所述第二氧化物与所述氧化物层的表面齐平。
2.如权利要求1所述的隔离沟槽，其特征在于，在所述第一氧化物与所述第二氧化物的材料相同的情况下，所述第一氧化物与所述第二氧化物组成氧化物隔离层，所述氧化物隔离层在所述氮化物衬垫上，且与所述氧化物层的表面齐平。
3.一种隔离沟槽的制造方法，其特征在于，包括如下步骤：
在半导体衬底上形成包括第一氧化物和和氮化物衬垫的PMOS区隔离沟槽；
使用光刻胶曝光工艺和刻蚀工艺，对所述PMOS区隔离沟槽进行刻蚀，去除隔离沟槽的部分沉积物质；
在所述第一氧化物上沉积第二氧化物；
对所述第二氧化物进行平坦化；
使用刻蚀工艺刻蚀所述第二氧化物和氮化物衬垫。
4.如权利要求3所述的隔离沟槽的制造方法，其特征在于，所述在半导体衬底上形成包括第一氧化物和和氮化物衬垫的PMOS区隔离沟槽的步骤，进一步包括如下步骤：
使用刻蚀工艺刻蚀半导体衬底，在PMOS区形成沟槽；
在所述沟槽中依次沉积氧化物层和氮化物衬垫，填充第一氧化物；
平坦化填充第一氧化物后的所述PMOS区，形成PMOS区隔离沟槽。
5.如权利要求3所述的隔离沟槽的制造方法，其特征在于，所述使用光刻胶曝光工艺和刻蚀工艺，对所述PMOS区隔离沟槽进行刻蚀，去除隔离沟槽的部分沉积物质的步骤，进一步包括如下步骤：
在PMOS区涂布光刻胶，露出需要刻蚀的PMOS区隔离沟槽；
使用曝光工艺和刻蚀工艺，刻蚀和去除露出的PMOS区隔离沟槽中的一部分第一氧化物；
刻蚀和去除露出的PMOS区隔离沟槽中的一部分氮化物衬垫，其中，刻蚀第一氧化物的深度与刻蚀氮化物衬垫的深度一致，使氮化物衬垫与剩余的第一氧化物的高度一致。
6.如权利要求3所述的隔离沟槽的制造方法，其特征在于，所述在所述第一氧化物上沉积第二氧化物的步骤，进一步包括如下步骤：
去除所述光刻胶；
使用高密度等离子体化学气相淀积工艺，在PMOS区隔离沟槽中剩余的氮化物衬垫和第一氧化物上沉积第二氧化物。
7.如权利要求3所述的隔离沟槽的制造方法，其特征在于，所述对所述第二氧化物进行平坦化的步骤，进一步包括如下步骤：
对所述第二氧化物进行平坦化，在氮化物衬垫停止。
8.如权利要求3所述的隔离沟槽的制造方法，其特征在于，所述使用刻蚀工艺刻蚀所述第二氧化物和氮化物衬垫步骤，进一步包括如下步骤：
使用刻蚀工艺刻蚀和去除隔离沟槽上的第二氧化物，刻蚀厚度为小于等于200埃；
使用刻蚀工艺刻蚀和去除隔离沟槽上的氮化物衬垫。
9.如权利要求4、5或8所述的隔离沟槽的制造方法，其特征在于，所述刻蚀工艺包括干刻工艺和/或湿刻工艺。
10.如权利要求3所述的隔离沟槽的制造方法，其特征在于，其中，氧化物层的材料，进一步地为二氧化硅。
11.如权利要求6所述的隔离沟槽的制造方法，其特征在于，其中，第一氧化物和第二氧化物的材料，进一步地为二氧化硅。
12.如权利要求3所述的隔离沟槽的制造方法，其特征在于，其中，氮化物衬垫的材料，进一步地为氮化硅。
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