CN114188304A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN114188304A
CN114188304A CN202111477229.0A CN202111477229A CN114188304A CN 114188304 A CN114188304 A CN 114188304A CN 202111477229 A CN202111477229 A CN 202111477229A CN 114188304 A CN114188304 A CN 114188304A
Authority
CN
China
Prior art keywords
layer
semiconductor
conductive layer
insulating layer
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111477229.0A
Other languages
English (en)
Inventor
杜佳豪
廖柏咏
孙铭伟
温又卿
任珂锐
何毅达
黄颂祐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AU Optronics Corp
Original Assignee
AU Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AU Optronics Corp filed Critical AU Optronics Corp
Publication of CN114188304A publication Critical patent/CN114188304A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars

Abstract

一种半导体装置包括基板、第一、二半导体层、第一、二、三绝缘层及第一、二导电层。第一半导体层设于基板上且具第一部。第一绝缘层设于第一半导体层上。第一导电层设于第一绝缘层上且具第一部。第二绝缘层设于第一导电层上。第二半导体层设于第二绝缘层上且具第一部。第一半导体层第一部、第一导电层第一部及第二半导体层第一部沿远离基板方向依序设置。第三绝缘层设于第二半导体层上。第二导电层设于第三绝缘层上。第二导电层具第一、二、三及四部。第二导电层第一、二部彼此分离且通过第三绝缘层多个接触窗分别电连接至第一半导体层第一部不同两区。第二导电层第三、四部彼此分离且通过所述多个接触窗分别电连接至第二半导体层第一部不同两区。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
微型发光二极管显示面板包括驱动背板及被转置于驱动背板上的多个微型发光二极管元件。继承发光二极管的特性，微型发光二极管显示面板具有省电、高效率、高亮度及反应时间快等优点。此外，相较于有机发光二极管显示面板，微型发光二极管显示面板还具有色彩易调校、发光寿命长、无影像烙印等优势。因此，微型发光二极管显示面板被视为下一世代显示技术。
微型发光二极管元件是电流驱动元件，因此驱动背板中的驱动晶体管需能提供大电流。一般而言，驱动晶体管所能提供的电流大小与驱动晶体管的布局面积相关。然而，当微型发光二极管显示面板的解析度提高时，驱动晶体管的布局面积受限。因此，如何在有限的布局面积内实现能提供大电流的驱动晶体管，实为研发者的一大挑战。
发明内容
本发明提供一种半导体装置，特性佳。
本发明的半导体装置包括基板、第一半导体层、第一绝缘层、第一导电层、第二绝缘层、第二半导体层、第三绝缘层及第二导电层。第一半导体层设置于基板上，且具有第一部。第一绝缘层设置于第一半导体层上。第一导电层设置于第一绝缘层上，且具有第一部。第二绝缘层设置于第一导电层上。第二半导体层设置于第二绝缘层上且具有第一部。第一半导体层的第一部、第一导电层的第一部及第二半导体层的第一部沿着远离基板的方向依序设置。第三绝缘层设置于第二半导体层上。第二导电层设置于第三绝缘层上。第二导电层具有第一部、第二部、第三部及第四部。第二导电层的第一部及第二部彼此分离且通过第三绝缘层的多个接触窗分别电连接至第一半导体层的第一部的不同两区。第二导电层的第三部及第四部彼此分离且通过第三绝缘层的多个接触窗分别电连接至第二半导体层的第一部的不同两区。
附图说明
图1为本发明一实施例的半导体装置10的剖面示意图；
图2为本发明一实施例的半导体装置10A的剖面示意图；
图3为本发明一实施例的半导体装置10A的局部放大示意图；
图4为本发明一实施例的半导体装置10B的局部放大示意图；
图5为本发明一实施例的半导体装置10C的局部放大示意图；
图6为本发明一实施例的半导体装置10D的剖面示意图；
图7为本发明一实施例的半导体装置10D的上视示意图；
图8为本发明一实施例的半导体装置10E的剖面示意图；
图9为本发明一实施例的半导体装置10E的电路示意图。
符号说明
10、10A、10B、10C、10D、10E:电子装置
110:基板
120:第一半导体层
121、141、161、181、201:第一部
122、142、162、182、202:第二部
123、143、183、203:第三部
130:第一绝缘层
131、132、135、136、151、152、155、156、157、158、159、171、172、173、174、175、176、177、178、179、191、192、193、194、195、196、197:接触窗
140:第一导电层
150:第二绝缘层
160:第二半导体层
161a:第一子层
161a-1、161a-2:掺杂区
161b:第二子层
161b-1、161b-2:掺杂区
170:第四绝缘层
180:第三导电层
190:第三绝缘层
200:第二导电层
204:第四部
205:第五部
206:第六部
207:第七部
210、210C:第五绝缘层
BS-TFT:背侧子晶体管
C1:第一电容
C2:第二电容
Cst:存储电容
E1、E2、E3、E4:电极
FS-TFT:前侧子晶体管
L1:第一长度
L2:第二长度
MUX:多工器
R:局部
T1、T2、TD、TS:晶体管
W1:第一宽度
W2:第二宽度
x:第一排列方向
y:第二排列方向
z:方向
I-I’:剖线
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电连接。再者，“电连接”或“耦合”可以是二元件间存在其它元件。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
图1为本发明一实施例的半导体装置10的剖面示意图。
请参照图1，半导体装置10包括基板110。举例而言，在本实施例中，基板110的材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：晶片、陶瓷、或其它可适用的材料)、或是其它可适用的材料。
半导体装置10还包括第一半导体层120，设置于基板110上，且具有第一部121。在本实施例中，第一半导体层120还可选择性地具有第二部122及第三部123。在本实施例中，第一半导体层120的第三部123可与第一半导体层120的第一部121及第二部122分离，但本发明不以此为限。
举例而言，在本实施例中，第一半导体层120的材质可为多晶硅。然而，本发明不限于此，在其它实施例中，第一半导体层120的材质也可以是非晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟镓锌氧化物、或是其它合适的材料、或上述的组合)、或其它合适的材料、或含有掺杂物(dopant)于上述材料中、或上述的组合。
半导体装置10还包括第一绝缘层130，设置于第一半导体层120上。第一半导体层120位于第一绝缘层130与基板110之间。在本实施例中，第一绝缘层130可具有分别重叠于第一半导体层120的第一部121的不同两区的多个接触窗131、132。在本实施例中，第一绝缘层130还可具有分别重叠于第一半导体层120的第二部122的不同两区的多个接触窗135、136。
举例而言，在本实施例中，第一绝缘层130的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。
半导体装置10还包括第一导电层140，设置于第一绝缘层130上。第一绝缘层130位于第一导电层140与第一半导体层120之间。第一导电层140具有第一部141。第一半导体层120的第一部121及第一导电层140的第一部141沿着远离基板110的方向z依序设置。在本实施例中，第一导电层140还可具有第二部142，其中第一半导体层120的第二部122及第一导电层140的第二部142沿着远离基板110的方向z依序设置，且第一导电层140的第二部142可与第一导电层140的第一部141分离。在本实施例中，第一导电层140还可具有第三部143，其中第一半导体层120的第三部123及第一导电层140的第三部143沿着远离基板110的方向z依序设置，第一导电层140的第三部143可与第一导电层140的第一部141及第二部142分离。
在本实施例中，基于导电性的考虑，第一导电层140可使用金属材料。然而，本发明不限于此，在其它实施例中，第一导电层140也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
半导体装置10还包括第二绝缘层150，设置于第一导电层140上。第一导电层140位于第二绝缘层150与第一绝缘层130之间。在本实施例中，第二绝缘层150可具有多个接触窗151、152，分别重叠于第一绝缘层130的多个接触窗131、132。在本实施例中，第二绝缘层150还可还具有多个接触窗155、156，分别重叠于第一绝缘层130的多个接触窗135、136。在本实施例中，第二绝缘层150还可具有多个接触窗157、158，分别重叠于第一导电层140之第三部143的不同两区。在本实施例中，第二绝缘层150还可具有接触窗159，重叠于第一导电层140的第二部142。
举例而言，在本实施例中，第二绝缘层150的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。
半导体装置10还包括第二半导体层160，设置于第二绝缘层150上。第二绝缘层150位于第二半导体层160与第一导电层140之间。第二半导体层160具有第一部161。第一半导体层120的第一部121、第一导电层140的第一部141及第二半导体层160的第一部161沿着远离基板110的方向z依序设置。在本实施例中，第二半导体层160还可具有第二部162，与第二半导体层160的第一部161分离；第一半导体层120的第三部123、第一导电层140的第三部143及第二半导体层160的第二部162沿着远离基板110的方向z依序设置。
举例而言，在本实施例中，第二半导体层160的材质可为多晶硅。然而，本发明不限于此，在其它实施例中，第二半导体层160的材质也可以是非晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟镓锌氧化物、或是其它合适的材料、或上述的组合)、或其它合适的材料、或含有掺杂物(dopant)于上述材料中、或上述的组合。
在本实施例中，半导体装置10还包括第四绝缘层170，设置于第二半导体层160上。第二半导体层160位于第四绝缘层170与第二绝缘层150之间。在本实施例中，第四绝缘层170可具有多个接触窗171、172，分别重叠于第二绝缘层150的多个接触窗151、152。在本实施例中，第四绝缘层170还可具有多个接触窗175、176，分别重叠于第二绝缘层150的多个接触窗155、156。在本实施例中，第四绝缘层170还可具有多个接触窗173、174，分别重叠于第二半导体层160的第一部161的不同两区。在本实施例中，第四绝缘层170还可具有接触窗179，重叠于第二绝缘层150的接触窗159。在本实施例中，第四绝缘层170还可具有接触窗177，重叠于第二绝缘层150的接触窗157。在本实施例中，第四绝缘层170还可具有接触窗178，重叠于第二绝缘层150的接触窗158。
举例而言，在本实施例中，第四绝缘层170的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。
在本实施例中，半导体装置10还包括第三导电层180，设置于第四绝缘层170上。第四绝缘层170位于第三导电层180与第二半导体层160之间。第三导电层180具有第一部181。第一半导体层120的第一部121、第一导电层140的第一部141、第二半导体层160的第一部161及第三导电层180的第一部181沿着远离基板110的方向z依序设置。
在本实施例中，第三导电层180还可具有第二部182，与第三导电层180的第一部181分离。第一半导体层120的第二部122、第一导电层140的第二部122及第三导电层180的第二部182沿着远离基板110的方向z依序设置。第三导电层180的第二部182可通过第四绝缘层179及第二绝缘层150的接触窗159电连接至第一导电层140的第二部142。
在本实施例中，第三导电层180还可具有第三部183，与第三导电层180的第一部181及第二部182分离。第一半导体层120的第三部123、第一导电层140的第三部143、第二半导体层160的第二部162及第三导电层180的第三部183沿着远离基板110的方向z依序设置。第三导电层180的第三部183可通过第四绝缘层170的接触窗178及第二绝缘层150的接触窗158电连接至第一导电层140的第三部143。
在本实施例中，第二半导体层160的第二部162可为第二半导体层160的一重掺杂区。一存储电容Cst可包括第三导电层180的第三部183、第二半导体层160的第二部162、第一导电层140的第三部143、第一半导体层120的第三部123、夹设于其间的部分的第一绝缘层130、部分的第二绝缘层150及部分的第四绝缘层170。第三导电层180的第三部183与第一导电层140的第三部143可电连接成第一电容C1的电极E1，而第二半导体层160的第二部162可为第一电容C1的另一电极E2。第一半导体层120的第三部123可为第二电容C2的一电极E3，而第一导电层140的第三部143可为第二电容C2的另一电极E4。由于存储电容Cst包括彼此电连接的第一电容C1与第二电容C2，而存储电容Cst的电容值大。
半导体装置10还包括第三绝缘层190，设置于第二半导体层160上。第二半导体层160位于第三绝缘层190与第二绝缘层150之间。在本实施例中，第四绝缘层170位于第三绝缘层190与第二半导体层160之间。在本实施例中，第三绝缘层190可具有多个接触窗191、192，分别重叠于第四绝缘层170的多个接触窗171、172。在本实施例中，第三绝缘层190还可具有多个接触窗193、194，分别重叠于第四绝缘层170的多个接触窗173、174。在本实施例中，第三绝缘层190还可具有多个接触窗195、196，分别重叠于第四绝缘层170的多个接触窗175、176。在本实施例中，第三绝缘层190还可具有接触窗197，重叠于第四绝缘层170的接触窗177。
举例而言，在本实施例中，第三绝缘层190的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。
半导体装置10还包括第二导电层200，设置于第三绝缘层190上。在本实施例中，第三绝缘层190位于第二导电层200与第三导电层180之间。在本实施例中，第四绝缘层170设置于第二半导体层160上且位于第三绝缘层190与第二半导体层160之间。在本实施例中，第三导电层180设置于第四绝缘层170上，且位于第三绝缘层190与第四绝缘层170之间。
在本实施例中，基于导电性的考虑，第二导电层200可使用金属材料。然而，本发明不限于此，在其它实施例中，第二导电层200也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
第二导电层200具有第一部201及第二部202。第二导电层200的第一部201及第二部202彼此分离且通过第三绝缘层190的多个接触窗191、192分别电连接至第一半导体层120的第一部121的不同两区。具体而言，在本实施例中，第二导电层200的第一部201可通过第三绝缘层190的接触窗191、第四绝缘层170的接触窗171、第二绝缘层150的接触窗151及第一绝缘层130的接触窗131电连接至第一半导体层120的第一部121的一区，第二导电层200的第二部202可通过第三绝缘层190的接触窗192、第四绝缘层170的接触窗172、第二绝缘层150的接触窗152及第一绝缘层130的接触窗132电连接至第一半导体层120的第一部121的另一区。
第二导电层200还具有第三部203及第四部204。第二导电层200的第三部203及第四部204彼此分离且通过第三绝缘层190的多个接触窗193、194分别电连接至第二半导体层160的第一部161的不同两区。具体而言，在本实施例中，第二导电层200的第三部203可通过第三绝缘层190的接触窗193及第四绝缘层170的接触窗173电连接至第二半导体层160的第一部161的一区，第二导电层200的第四部204可通过第三绝缘层190的接触窗194及第四绝缘层170的接触窗174电连接至第二半导体层160的第一部161的另一区。
在本实施例中，第二导电层200的第一部201与第三部203可选择性地直接连接，且第二导电层200的第二部202与第四部204可选择性地直接地连接。此外，在本实施例中，第一导电层140的第一部141与第三导电层180的第一部181可电连接。
在本实施例中，相连接的第二导电层200的第一部201及第三部203可形成晶体管TD的源极，相连接的第二导电层200的第二部202及第四部204可形成晶体管TD的漏极，电连接的第一导电层140的第一部141与第三导电层180的第一部181可形成晶体管TD的栅极，第一半导体层120的第一部121的至少一部分及第二半导体层160的第一部161的至少一部分可形成晶体管TD的沟道。由于晶体管TD的沟道包括第一半导体层120的至少一部分及第二半导体层160的至少一部分，因此晶体管TD可具有高载流子迁移率。
在本实施例中，半导体装置10可作为微型发光二极管显示面板的驱动背板使用，晶体管TD具有高载流子迁移率的特性而适合作为驱动背板的像素驱动电路的驱动晶体管使用，但本发明不以此为限。
在本实施例中，第二导电层200还可具有彼此分离的第五部205及第六部206。第二导电层200的第五部205及第六部206通过第三绝缘层190的多个接触窗195、196分别电连接至第一半导体层120的第二部122的不同两区。具体而言，在本实施例中，第二导电层200的第五部205可通过第三绝缘层190的接触窗195、第四绝缘层170的接触窗175、第二绝缘层150的接触窗155及第一绝缘层130的接触窗135电连接至第一半导体层120的第二部122的一区，第二导电层200的第六部206可通过第三绝缘层190的接触窗196、第四绝缘层170的接触窗176、第二绝缘层150的接触窗156及第一绝缘层130的接触窗136电连接至第一半导体层120的第二部122的另一区。
在本实施例中，第二导电层200的第五部205可为晶体管TS的源极，第二导电层200的第六部206可为晶体管TS的漏极，彼此电连接的第一导电层140的第二部142及第三导电层180的第二部182可形成晶体管TS的栅极，且第一半导体层120的第二区121的至少一部分可形成晶体管TS的沟道。晶体管TS的栅极是由第一导电层140的第二部142及第三导电层180的第二部182电连接而成，而晶体管TS具有低阻值的特性。
在本实施例中，半导体装置10可作为微型发光二极管显示面板的驱动背板使用，晶体管TS具有低阻值的特性而适合作为驱动背板的像素驱动电路的切换晶体管使用，但本发明不以此为限。
在本实施例中，第二导电层200还可具有第七部207，电连接至第二导电层200的第六部206及第一导电层140的第三部143。在本实施例中，半导体装置10可作为微型发光二极管显示面板的驱动背板使用，而第二导电层200的第七部207可作为连接晶体管TS与存储电容Cst的桥接元件使用。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。
图2为本发明一实施例的半导体装置10A的剖面示意图。
图3为本发明一实施例的半导体装置10A的局部放大示意图。图3对应图2的局部R。
请参照图2及图3，在本实施例中，第二半导体层160的第一部161包括第一子层161a(标示于图3)及第二子层161b(标示于图3)，其中第一子层161a设置于第二绝缘层150上，第二子层161b设置于第一子层161a的上方，半导体装置10A还包括第五绝缘层210(绘示于图3)，且第五绝缘层210设置于第二半导体层160的第一子层161a与第二子层161b之间。
在本实施例中，第二半导体层160的第二子层161b具有多个掺杂区161b-1、161b-2(标示于图3)，分别与第二导电层200的第三部203及第四部204电连接；第二半导体层160的第一子层161a具有多个掺杂区161a-1、161a-2，分别重叠于第二子层161b的多个掺杂区161b-1、161b-2；第五绝缘层210设置于第一子层161a的多个掺杂区161a-1、161a-2与第二子层161b的多个掺杂区161b-1、161b-2之间。
在本实施例中，前侧子晶体管FS-TFT包括第二导电层200的第三部203及第四部204、第三导电层180的第一部181及第二半导体层160的第一部161的第二子层161b，其中第二导电层200的第三部203及第四部204可为前侧子晶体管FS-TFT的源极的至少一部分与漏极的至少一部分，第三导电层180的第一部181可为前侧子晶体管FS-TFT的栅极的至少一部分，第二半导体层160的第二子层161b的至少一部分可为前侧子晶体管FS-TFT的沟道的至少一部分。
在本实施例中，背侧子晶体管BS-TFT包括第二导电层200的第三部203及第四部204、第一导电层140的第一部141及第二半导体层160的第一子层161a，其中第二导电层200的第三部203及第四部204可为背侧子晶体管BS-TFT的源极的至少一部分与漏极的至少一部分，第一导电层140的第一部141可为背侧子晶体管的栅极的至少一部分，第一子层161a的至少一部分可为背侧子晶体管BS-TFT的沟道的至少一部分。
在本实施例中，在半导体装置10A的制作工艺中，可先依序形成第一子半导体材料层(未绘示)、第五绝缘材料层(未绘示)及第二子半导体材料层(未绘示)；接着，图案化第一子半导体材料层、第五绝缘材料层及第二子半导体材料层，以分别形成第一子层161a、第五绝缘层210及第二子层161b；接着，对第一子层161a及第二子层161b进行一激光退火工序，其中第五绝缘层210可作为第一子层161a与第二子层161b的阻隔层，以优化第一子层161a及第二子层161b的结晶及热传特性；接着，对第一子层161a及第二子层161b进行一掺杂工序，以形成第一子层161a的掺杂区161a-1、161a-2及第二子层161b的掺杂区161b-1、161b-2；然后，加大电流/电压，以使第一子层161a的掺杂区161a-1、161a-2及第二子层161b的掺杂区161b-1、161b-2之间发生击穿(breakdown)，由此，前侧子晶体管FS-TFT与背侧子晶体管BS-TFT可并联成具有双栅极的晶体管TD。由于晶体管TD包括彼此并联的前侧子晶体管FS-TFT与背侧子晶体管BS-TFT，因此，晶体管TD的开启电流大。
图4为本发明一实施例的半导体装置10B的局部放大示意图。图4也可对应图2的局部R。
图4的半导体装置10B与图3的半导体装置10A类似，两者的差异在于：图4的半导体装置10B与图3的半导体装置10A的制作工艺不同。详言之，在图4的半导体装置10B的制作工艺中，其进行激光退火及掺杂工序的时间点与图3的实施例不同。
请参照图4，具体而言，在本实施例中，在半导体装置10B的制作工艺中，可形成第一子层161a；然后，对第一子层161a进行激光退火及掺杂工序，以形成第一子层161a的掺杂区161a-1、161a-2；接着，在第一子层161a上形成第五绝缘层210及第二子层161b；然后，对第二子层161b进行激光退火及掺杂工序，以形成第二子层161b的掺杂区161b-1、161b-2。
简言之，在本实施例中，是对第一子层161a与第二子层161b分行进行各自的激光退火及掺杂工序，而第一子层161a的掺杂区161a-1、161a-2的掺杂浓度与第二子层161b的掺杂区161b-1、161b-2的掺杂浓度可相同或不相同。
图5为本发明一实施例的半导体装置10C的局部放大示意图。图5也可对应图2的局部R。
请参照图5，在本实施例中，第二半导体层160的第二子层161b具有多个掺杂区161b-1、161b-2，分别与第二导电层200的第三部203及第四部204电连接；第二半导体层160的第一子层161a具有多个掺杂区161a-1、161a-2，分别与第二子层161b的多个掺杂区161b-1、161b-2直接地连接。
在本实施例中，在半导体装置10C的制作工艺中，可形成第一子层161a；然后，对第一子层161a进行激光退火及掺杂工序，以形成第一子层161a的掺杂区161a-1、161a-2；接着，在第一子层161a上形成第五绝缘层210C，其中第五绝缘层210C未覆盖第一子层161a的掺杂区161a-1、161a-2；接着，在第五绝缘层210C上形成第二子层161b；然后，对第二子层161a进行激光退火及掺杂工序，以形成第二子层161b的掺杂区161b-1、161b-2，其中第二子层161b的掺杂区161b-1、161b-2分别接触于第一子层161a的掺杂区161a-1、161a-2。
图6为本发明一实施例的半导体装置10D的剖面示意图。
图7为本发明一实施例的半导体装置10D的上视示意图。图6对应图7的剖线I-I’。
请参照图6及图7，在本实施例中，在半导体装置10D的俯视图(即图7)中，第一半导体层120的第一部121与第二半导体层160的第一部161交错设置。在本实施例中，第一半导体层120的第一部121在第二导电层200的第一部201与第二部202的一第一排列方向x上具有第一长度L1，第一半导体层120的第一部121在垂直于第一排列方向x的一方向(例如但不限于：第二排列方向y)上具有第一宽度W1；第二半导体层160的第一部161在第二导电层200的第三部203与第四部204的第二排列方向y上具有第二长度L2，第二半导体层160的第一部161在垂直于第二排列方向y的一方向(例如但不限于：第一排列方向y)上具有第二宽度W2；(W1/L1)<(W2/L2)。
第一半导体层120的第一部121与第二半导体层160的第一部161交错设置，有助于半导体装置10D的整体布局面积缩减。此外，通过第一半导体层120的第一部121与第二半导体层160的第一部161的交错设置，可在不过度增加布局面积的情况下，增加第二半导体层160的第一部161的宽长比(即，W2/L2)，以更进一步地提升晶体管TD的开启电流。
图8为本发明一实施例的半导体装置10E的剖面示意图。
图9为本发明一实施例的半导体装置10E的电路示意图。图8省略图9的多工器MUX的绘示。
请参照图8及图9，在本实施例中，第二导电层200的第一部201与第三部203彼此分离，且第二导电层200的第二部202与第四部204彼此分离。
在本实施例中，第二导电层200的第一部201、第二导电层200的第二部202、第一半导体层120的第一部121及第一导电层140的第一部141可形成晶体管T1，其中第二导电层200的第一部201与第二部202可为晶体管T1的源极与漏极，第一半导体层120的第一部121的至少一部分可为晶体管T1的沟道，且第一导电层140的第一部141可为晶体管T1的栅极。
在本实施例中，第二导电层200的第三部203、第二导电层200的第四部204、第二半导体层160的第一部161及第一导电层140的第一部141可形成晶体管T2，其中第二导电层200的第三部203与第四部204可为晶体管T2的源极与漏极，第二半导体层160的第一部161的至少一部分可为晶体管T2的沟道，且第一导电层140的第一部141可为晶体管T2的栅极。
晶体管T1及晶体管T2可分别做不同的应用。举例而言，在本实施例中，半导体装置10E可选择性地还包括一多工器MUX(绘示于图9)，其中晶体管T1的栅极及晶体管T2的栅极(即第一导电层140的第一部141)可电连接至多工器MUX。利用多工器MUX切换输入至晶体管T1及晶体管T2的信号，以使晶体管T1及晶体管T2可分别作为像素驱动电路的驱动晶体管及感测电路的感测晶体管使用，但本发明不以此为限。

Claims (13)

1.一种半导体装置，包括：
基板；
第一半导体层，设置于该基板上，且具有第一部；
第一绝缘层，设置于该第一半导体层上；
第一导电层，设置于该第一绝缘层上，且具有第一部；
第二绝缘层，设置于该第一导电层上；
第二半导体层，设置于该第二绝缘层上，且具有第一部，其中该第一半导体层的该第一部、该第一导电层的该第一部及该第二半导体层的该第一部沿着远离该基板的方向依序设置；
第三绝缘层，设置于该第二半导体层上；以及
第二导电层，设置于该第三绝缘层上，其中该第二导电层具有第一部、第二部、第三部及第四部，该第二导电层的该第一部及该第二部彼此分离且通过该第三绝缘层的多个接触窗分别电连接至该第一半导体层的该第一部的不同两区，该第二导电层的该第三部及该第四部彼此分离且通过该第三绝缘层的多个接触窗分别电连接至该第二半导体层的该第一部的不同两区。
2.如权利要求1所述的半导体装置，还包括：
第四绝缘层，设置于该第二半导体层上，且位于该第三绝缘层与该第二半导体层之间；以及
第三导电层，设置于该第四绝缘层上，且位于该第三绝缘层与该第四绝缘层之间，其中该第三导电层具有第一部，且该第一半导体层的该第一部、该第一导电层的该第一部、该第二半导体层的该第一部及该第三导电层的该第一部沿着远离该基板的该方向依序设置。
3.如权利要求2所述的半导体装置，其中该第二导电层的该第一部与该第二导电层的该第三部直接地连接，且该第二导电层的该第二部与该第二导电层的该第四部直接地连接。
4.如权利要求2所述的半导体装置，其中该第一导电层的该第一部与该第三导电层的该第一部电连接。
5.如权利要求2所述的半导体装置，其中该第一半导体层还具有第二部；该第一导电层还具有第二部；该第三导电层还具有第二部，与该第三导电层的该第一部分离；该第二导电层还具有彼此分离的第五部及第六部；该第一半导体层的该第二部、该第一导电层的该第二部及该第三导电层的该第二部沿着远离该基板的该方向依序设置；该第三导电层的该第二部通过该第二绝缘层的一接触窗电连接至该第一导电层的该第二部；该第二导电层的该第五部及该第六部通过该第三绝缘层的多个接触窗分别电连接至该第一半导体层的该第二部的不同两区。
6.如权利要求5所述的半导体装置，其中该第一半导体层还具有第三部，与该第一半导体层的该第一部及该第二部分离；该第一导电层还具有第三部，与该第一导电层的该第一部及该第二部分离；该第二半导体层还具有第二部，与该第二半导体层的该第一部分离；该第三导电层还具有第三部，与该第三导电层的该第一部及该第二部分离；该第二导电层还具有第七部，电连接至该第二导电层的该第六部及该第一导电层的该第三部；该第三导电层的该第三部通过该第四绝缘层的接触窗及该第二绝缘层的接触窗电连接至该第一导电层的该第三部；该第一半导体层的该第三部、该第一导电层的该第三部、该第二半导体层的该第二部及该第三导电层的该第三部沿着远离该基板的该方向依序设置。
7.如权利要求6所述的半导体装置，其中该第二半导体层的该第二部为该第二半导体层的重掺杂区。
8.如权利要求1所述的半导体装置，其中在该半导体装置的俯视图中，该第一半导体层的该第一部与该第二半导体层的该第一部交错设置。
9.如权利要求8所述的半导体装置，其中该第一半导体层的该第一部在该第二导电层的该第一部与该第二部的第一排列方向上具有第一长度L1，该第一半导体层的该第一部在垂直于该第一排列方向的方向上具有第一宽度W1；该第二半导体层的该第一部在该第二导电层的该第三部与该第四部的第二排列方向上具有第二长度L2，该第二半导体层的该第一部在垂直于该第二排列方向的方向上具有第二宽度W2；(W1/L1)<(W2/L2)。
10.如权利要求1所述的半导体装置，其中该第二半导体层的该第一部包括：
第一子层，设置于该第二绝缘层上；以及
第二子层，设置于该第一子层的上方，其中该半导体装置还包括第五绝缘层，且该第五绝缘层设置于该第二半导体层的该第一子层与该第二子层之间。
11.如权利要求10所述的半导体装置，其中该第二半导体层的该第二子层具有多个掺杂区，分别与该第二导电层的该第三部及该第四部电连接；该第二半导体层的该第一子层具有多个掺杂区，分别重叠于该第二子层的该些掺杂区；该第五绝缘层设置于该第一子层的该些掺杂区与该第二子层的该些掺杂区之间。
12.如权利要求10所述的半导体装置，其中该第二半导体层的该第二子层具有多个掺杂区，分别与该第二导电层的该第三部及该第四部电连接；该第二半导体层的该第一子层具有多个掺杂区，分别与该第二子层的该些掺杂区直接地连接。
13.如权利要求1所述的半导体装置，其中该第二导电层的该第一部与该第三部彼此分离，且该第二导电层的该第二部与该第四部彼此分离。
CN202111477229.0A 2021-08-24 2021-12-06 半导体装置 Pending CN114188304A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW110131255 2021-08-24
TW110131255A TWI774532B (zh) 2021-08-24 2021-08-24 半導體裝置

Publications (1)

Publication Number Publication Date
CN114188304A true CN114188304A (zh) 2022-03-15

Family

ID=80603446

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111477229.0A Pending CN114188304A (zh) 2021-08-24 2021-12-06 半导体装置

Country Status (2)

Country Link
CN (1) CN114188304A (zh)
TW (1) TWI774532B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI817715B (zh) * 2022-09-13 2023-10-01 友達光電股份有限公司 驅動背板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7105612B2 (ja) * 2018-05-21 2022-07-25 シャープ株式会社 画像表示素子およびその形成方法
TWI700683B (zh) * 2018-12-06 2020-08-01 友達光電股份有限公司 畫素結構
TWI726348B (zh) * 2019-07-03 2021-05-01 友達光電股份有限公司 半導體基板

Also Published As

Publication number Publication date
TWI774532B (zh) 2022-08-11
TW202310397A (zh) 2023-03-01

Similar Documents

Publication Publication Date Title
KR101291862B1 (ko) 박막 트랜지스터 및 이를 형성하는 프로세스
US8759832B2 (en) Semiconductor device and electroluminescent device and method of making the same
TWI567966B (zh) 有機發光二極體顯示器及製造其之方法
EP2648221A2 (en) Thin film transistor having plural semiconductive oxides, thin film transistor array panel and display device including the same, and manufacturing method of thin film transistor
US7800177B2 (en) Thin film transistor plate and method of fabricating the same
CN111508975A (zh) 具有硅顶栅薄膜晶体管和半导体氧化物顶栅薄膜晶体管的显示器
US20110220878A1 (en) Thin film transistor and method of manufacturing the same
KR20050051833A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
US20070222923A1 (en) Electronic device having black layers
US10593770B2 (en) Display device and method of manufacturing the same
US6850000B1 (en) Thin film transistor organic light emitting diode structure
CN111524954A (zh) 显示基板及其维修方法、显示装置
KR20050052305A (ko) 평판표시장치 및 그의 제조방법
KR20080076459A (ko) 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의 제조방법
CN114188304A (zh) 半导体装置
CN111146212B (zh) 半导体基板
EP1970957A2 (en) Thin film transistor, an organic light emitting device including the same, and a manufacturing method thereof
US20020149054A1 (en) Flat panel display device and method of manufacturing the same
CN1893116B (zh) 薄膜晶体管板及其制造方法
CN100449394C (zh) 薄膜晶体管及包含此薄膜晶体管的显示器
US8772779B2 (en) Display substrate for driving an electroluminescent element
KR20180137642A (ko) 표시 장치 및 그 제조 방법
CN105633098A (zh) 一种驱动背板及其制备方法和应用
CN110085606A (zh) 阵列基板及其制备方法
KR101209052B1 (ko) 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination