CN114095146A - 一种混沌分数阶加密电路 - Google Patents

Abstract

本发明公开了一种混沌分数阶加密电路，其以五阶分数阶混沌忆组电路为核心来搭设数据加密供能模块，通过离散化的方法将五阶连续的微分方程离散为五阶差分方程，由此能够更加方便计算机进行迭代运算；同时，基于该五阶分数阶混沌电路进行加密电路设计，能够使得其更加适用于小型电子设备之间通讯的加密通讯模块，实现在传输信号上进行实时性、高可靠性的加密。

Description

一种混沌分数阶加密电路

技术领域

本发明涉及传输信号加密电路，具体涉及一种混沌分数阶加密电路。

背景技术

在目前，混沌信息技术已经广泛应用于计算机网络、电路系统和激光系统领域，随着混沌技术各个方向的结合，对于信息传输的加密要求也越来越严格。

尽管行业中已经有很多基于混沌模块的电路设计，但是对于分数阶的混沌加密使用方面目前还没有人做过相关的设计，且很多的加密模块在加密效率上也不尽人意，往往耗时较长，而很多耗时短的加密模块无法进行较为复杂的加密，实用性能不强。

发明内容

发明目的：本发明的目的是提供一种可以在传输信号上进行实时、可靠加密的混沌分数阶加密电路。

技术方案：本发明所述的混沌分数阶加密电路，包括以五阶分数阶混沌忆组电路为核心搭设的数据加密功能模块，所述的五阶分数阶混沌忆组电路的设计方法为：

(1)参考两个分数阶忆阻器的非线性电路，获得对应微分方程：

(2)分别定义非线性函数q(ξ)和W(ξ)，同时令

q(ξ)＝ξ+ξ³

则上述的状态方程可写成：

上式中W₁＝1+3x²，W₂＝1+3y²；

(3)对上述公式进行离散化处理，得到：

式中，Δt为采样的时间，将上式调整为：

(4)根据上式，考虑信息丢包和大量信息待处理的问题，结合硬件设计，设置采样时间，从采样时间上提升系统采样频率，得到系统式为：

在上述技术方案中，通过离散化的方法将五阶连续的微分方程离散为五阶差分方程，这样能够更加方便计算机进行迭代运算，而与微分方程相比只有简单的数乘运算和二次相乘运算。此外，基于该五阶分数阶混沌电路进行加密电路设计，能够更加适用于小型电子设备之间通讯的加密通讯模块，进而实现在传输信号上进行实时性、高可靠性的加密。

优选的，该加密电路包括输入模块、输出模块、脉冲信号发生器、信号选择器模块、常数信号模块、乘法器模块、增益模块、加法器模块、分数阶忆阻模块以及传输模块，常数信号模块结合输入输出模块得到5个初值状态值。

优选的，输入模块接收外电路通道传送过来的输入信号并赋予五阶混沌电路中分数阶积分器的初值。

优选的，输出模块输出经过加密模块产生的混沌信号。

优选的，引入不同的常数信号模块，常数信号模块与信号选择器模块和所述加法器模块相接，且由于常量信号的不同，最后常数模块模块结合输入模块迭代输出得到的5个初值状态值也不同，进而可实现五阶分数阶差分方程组。

优选的，脉冲信号发生器为电路提供时钟源信号，其可以产生稳定的0/1相同间隔的脉冲信号，保证了系统模块的稳定性和数组运算加密的同步性。

优选的，信号选择器模块以时钟脉冲信号为周期进行数据的迭代运算，并将系统N次输出的值返回到输出端得到N+1次的输出量。

优选的，加法器模块和乘法器模块为二端口输入，分别进行数值加减、信号结合处理以及数乘和二次相乘处理，在乘法器和加法器模块中会对数值进行有效验证，并测试所得数值的有效值，从而保证加密系统的稳定快速运行与减少硬件资源负荷。

优选的，增益模块连接加法器模块和乘法器模块，并调节整个分数阶混沌积分的采样频率f＝1/Δt来改善信号输出的宽度。

优选的，脉冲发生器Single Pulse和所有的信号选择器Multiplexer的Sel端口相连接；输入端口Input1和信号选择器Multiplexer1的1-端口相连接；输入端口Input2和信号选择器Multiplexer2的1-端口相连接；输入端口Input3和信号选择器Multiplexer3的1-端口相连接；常数模块Constant3和信号选择器Multiplexer4的1-端口相连接；常数模块Constant4和信号选择器Multiplexer5的1-端口相连接；信号选择器Multiplexer1的输出端口和增益模块Gain7相连接；信号选择器Multiplexer1的输出端口和加法器Adder3的反向输入端相连接；信号选择器Multiplexer1的输出端口和乘法器Product3的端口a3相连接；信号选择器Multiplexer1的输出端口和加法器Adder7的正向输入端相连接；分数阶忆阻模块Memory1的输出端口和传输模块Bus1相连接；传输模块Bus1和加法器Adder13的正向输入端相连接；加法器Adder13的输出端和信号选择器Multiplexer1的MUX端口相连接；信号选择器Multiplexer2的输出端口和增益模块Gain8相连接；信号选择器Multiplexer2的输出端口和加法器Adder3的正向输入端相连接；信号选择器Multiplexer2的输出端口和乘法器Product4的端口a4相连接；信号选择器Multiplexer2的输出端口和加法器Adder8的正向输入端相连接；分数阶忆阻模块Memory2的输出端口和传输模块Bus2相连接；传输模块Bus2和信号选择器Multiplexer2的MUX端口相连接；信号选择器Multiplexer3的输出端口和增益模块Gain3相连接；信号选择器Multiplexer3的输出端口和加法器Adder9的正向输入端相连接；信号选择器Multiplexer3的输出端口和加法器Adder4的正向输入端相连接；信号选择器Multiplexer3的输出端口和加法器Adder5的正向输入端相连接；分数阶忆阻模块Memory3的输出端口传输模块Bus3相连接；传输模块Bus3和信号选择器Multiplexer3的MUX端口相连接；信号选择器Multiplexer4的输出端口和加法器Adder10的正向输入端相连接；信号选择器Multiplexer4的输出端口和乘法器Product1的两个端口均相连接；传输模块Bus1的输出端口和信号选择器Multiplexer4的MUX端口相连接；信号选择器Multiplexer5的输出端口和加法器Adder11的正向输入端相连接；信号选择器Multiplexer5的输出端口和乘法器Product2的两个端口均相连接；传输模块Bus5的输出端口和信号选择器Multiplexer5的MUX端口相连接；乘法器Product1的输出端口和增益模块Gain1相连接；增益模块Gain1和加法器Adder1的正向输入端相连接；常数模块Constant1和加法器Adder1的反向输入端相连接；加法器Adder1的输出端口和乘法器Product3的端口b3相连接；乘法器Product3的输出端口和加法器Adder4的反向输入端口相连接；加法器Adder4的输出端口和增益模块Gain4相连接；增益模块Gain4和加法器Adder7的正向输入端口相连接；加法器Adder7的输出端口和分数阶忆阻模块Memory1相连接；分数阶忆阻模块Memory1的输出端口和传输模块Bus1相连接；乘法器Product2的输出端口和增益模块Gain2相连接；增益模块Gain2和加法器Adder2的正向输入端相连接；常数模块Constant2和加法器Adder2的正向输入端相连接；加法器Adder2的输出端口和乘法器Product4的端口b4相连接；乘法器Product4的输出端口和加法器Adder5的正向输入端口相连接；加法器Adder5的输出端口和增益模块Gain5相连接；增益模块Gain5和加法器Adder8的反向输入端口相连接；加法器Adder8的输出端口和分数阶忆阻模块Memory2相连接；分数阶忆阻模块Memory2的输出端口和输出模块Output2相连接；加法器Adder3的输出端口和加法器Adder6的正向输入端相连接；增益模块Gain3的输出端口和加法器Adder6的反向输入端相连接；加法器Adder6的输出口和增益模块Gain6相连接；增益模块Gain6的输出端口和加法器Adder9的正向输入端相连接；加法器Adder9的输出端口和分数阶忆阻模块Memory3相连接；分数阶忆阻模块Memory3的输出端口和输出模块Output3相连接；增益模块Gain7的输出端口和加法器Adder10的正向输入端口相连接；加法器Adder10的输出口和分数阶忆阻模块Memory4相连接；分数阶忆阻模块Memory4和传输模块Bus4相连接；增益模块Gain8的输出端口和加法器Adder11的正向输入端口相连接；加法器Adder11的输出口和加法器Adder12的正向输入端口相连接；信号选择器Multiplexer4的输出端口和加法器Adder12的反向输入端口相连接；加法器Adder12的输出端口和增益模块Gain9相连接；增益模块Gain9和分数阶忆阻模块Memory5相连接；分数阶忆阻模块Memory5和传输模块Bus5相连接；传输模块Bus5和加法器Adder13的反向输入端口相连接；传输模块Bus5和信号选择器Multiplexer5的MUX端口相连接。

有益效果：本发明与现有技术相比，所具有的显著优点是：能够适用于小型电子设备之间，在传输信号上进行实时、可靠的加密，加密效率高，可靠性高。

附图说明

图1为本发明中混沌电路参考的含分数阶忆阻器的混沌电路示意图；

图2为本发明中五阶分数阶混沌电路图；

图3为本发明中模块传输信号流程图；

图4为本发明中最终的混沌电路工作混沌相图；

图5为本发明中另一张最终的混沌电路工作混沌相图。

具体实施方式

下面结合附图对本发明的技术方案作进一步说明。

所述的混沌分数阶加密电路，包括以五阶分数阶混沌忆组电路为核心搭设的数据加密功能模块，所述的五阶分数阶混沌忆组电路的设计方法为：

(1)如图1所示，参考两个分数阶忆阻器的非线性电路，获得对应微分方程：

(2)分别定义非线性函数q(ξ)和W(ξ)，同时令

x＝φ₁,y＝φ₂,z＝v₃,u＝v₄,v＝i₅,

d＝G,e＝R,C₂＝1

q(ξ)＝ξ+ξ³

则上述的状态方程可写成：

上式中W₁＝1+3x²，W₂＝1+3y²；

(3)对上述公式进行离散化处理，得到：

式中，Δt为采样的时间，将上式调整为：

(4)根据上式，考虑信息丢包和大量信息待处理的问题，结合硬件设计，设置采样时间，从采样时间上提升系统采样频率，得到系统式为：

上述方案中所设计的五阶分数阶混沌电路模块是由五个特殊的分数阶积分器电路结合组成的，总共具有五个信号选择器，分别与三个输入模块和两个常数模块相连，构成五个通道，这五个通道的信号量分别对应系统的五阶分数阶差分方程的五个状态变量。

具体的，在上述电路设计的基础上，该加密电路包括了输入模块、输出模块、脉冲信号发生器、信号选择器模块、常数信号模块、乘法器模块、增益模块、加法器模块、分数阶忆阻模块以及传输模块，常数信号模块结合输入输出模块得到五个初值状态值。

其中，输入模块接收外电路通道传送过来的输入信号并赋予五阶混沌电路中分数阶积分器的初值，输出模块输出经过加密模块产生的混沌信号。

引入不同的常数信号模块，常数信号模块与信号选择器模块和加法器模块相接，给混沌忆阻电路添加初始状态值，该常数信号模块结合输入模块，产生基于需求不一样的加密信号，由此因为常量信号的不同，最后迭代输出得到的五个初值状态值也是不同的，进而可以实现五阶分数阶差分方程组。

脉冲信号发生器可以产生稳定的0/1相同间隔的脉冲信号，为整个电路提供时钟源信号，保证了系统模块的稳定性和数组运算加密的同步性。

信号选择器模块在接收来自输入模块和常数模块的初值后，以时钟脉冲信号为周期，实现数据的迭代运算，结合积分器中的数据加密，将系统N次输出的值返回到输入端，得到第N+1次的输出量。

加法器模块和乘法器模块均为二端口输入，加法器模块可以自由设置数值加减和信号结合处理，乘法器模块可以进行数乘和二次项相乘运算，在乘法器模块和加法器模块中会对数值进行有效验证，并测试所得数值的有效值，进而保证加密系统的稳定快速运行，减少硬件资源负荷。

增益模块连接在加法器模块和乘法器模块之间，其能够调节整个分数阶混沌积分的采样频率f＝1/Δt，并结合加法器模块和乘法器模块来改善信号输出的数据宽度。

传输模块为传输经过混沌电路积分所产生的值到信号选择器模块，在电路中对数据类型进行设置，保留小数相应位优化数值，减少计算压力。

分数阶忆阻模块为结合传统的分数阶忆阻器的混沌电路，适用于本分数阶五阶积分混沌电路的电路模块。

如图2所示，本实施例中，脉冲发生器Single Pulse和所有的信号选择器Multiplexer的Sel端口相连接；输入端口Input1和信号选择器Multiplexer1的1-端口相连接；输入端口Input2和信号选择器Multiplexer2的1-端口相连接；输入端口Input3和信号选择器Multiplexer3的1-端口相连接；常数模块Constant3和信号选择器Multiplexer4的1-端口相连接；常数模块Constant4和信号选择器Multiplexer5的1-端口相连接；信号选择器Multiplexer1的输出端口和增益模块Gain7相连接；信号选择器Multiplexer1的输出端口和加法器Adder3的反向输入端相连接；信号选择器Multiplexer1的输出端口和乘法器Product3的端口a3相连接；信号选择器Multiplexer1的输出端口和加法器Adder7的正向输入端相连接；分数阶忆阻模块Memory1的输出端口和传输模块Bus1相连接；传输模块Bus1和加法器Adder13的正向输入端相连接；加法器Adder13的输出端和信号选择器Multiplexer1的MUX端口相连接；信号选择器Multiplexer2的输出端口和增益模块Gain8相连接；信号选择器Multiplexer2的输出端口和加法器Adder3的正向输入端相连接；信号选择器Multiplexer2的输出端口和乘法器Product4的端口a4相连接；信号选择器Multiplexer2的输出端口和加法器Adder8的正向输入端相连接；分数阶忆阻模块Memory2的输出端口和传输模块Bus2相连接；传输模块Bus2和信号选择器Multiplexer2的MUX端口相连接；信号选择器Multiplexer3的输出端口和增益模块Gain3相连接；信号选择器Multiplexer3的输出端口和加法器Adder9的正向输入端相连接；信号选择器Multiplexer3的输出端口和加法器Adder4的正向输入端相连接；信号选择器Multiplexer3的输出端口和加法器Adder5的正向输入端相连接；分数阶忆阻模块Memory3的输出端口传输模块Bus3相连接；传输模块Bus3和信号选择器Multiplexer3的MUX端口相连接；信号选择器Multiplexer4的输出端口和加法器Adder10的正向输入端相连接；信号选择器Multiplexer4的输出端口和乘法器Product1的两个端口均相连接；传输模块Bus1的输出端口和信号选择器Multiplexer4的MUX端口相连接；信号选择器Multiplexer5的输出端口和加法器Adder11的正向输入端相连接；信号选择器Multiplexer5的输出端口和乘法器Product2的两个端口均相连接；传输模块Bus5的输出端口和信号选择器Multiplexer5的MUX端口相连接；乘法器Product1的输出端口和增益模块Gain1相连接；增益模块Gain1和加法器Adder1的正向输入端相连接；常数模块Constant1和加法器Adder1的反向输入端相连接；加法器Adder1的输出端口和乘法器Product3的端口b3相连接；乘法器Product3的输出端口和加法器Adder4的反向输入端口相连接；加法器Adder4的输出端口和增益模块Gain4相连接；增益模块Gain4和加法器Adder7的正向输入端口相连接；加法器Adder7的输出端口和分数阶忆阻模块Memory1相连接；分数阶忆阻模块Memory1的输出端口和传输模块Bus1相连接；乘法器Product2的输出端口和增益模块Gain2相连接；增益模块Gain2和加法器Adder2的正向输入端相连接；常数模块Constant2和加法器Adder2的正向输入端相连接；加法器Adder2的输出端口和乘法器Product4的端口b4相连接；乘法器Product4的输出端口和加法器Adder5的正向输入端口相连接；加法器Adder5的输出端口和增益模块Gain5相连接；增益模块Gain5和加法器Adder8的反向输入端口相连接；加法器Adder8的输出端口和分数阶忆阻模块Memory2相连接；分数阶忆阻模块Memory2的输出端口和输出模块Output2相连接；加法器Adder3的输出端口和加法器Adder6的正向输入端相连接；增益模块Gain3的输出端口和加法器Adder6的反向输入端相连接；加法器Adder6的输出口和增益模块Gain6相连接；增益模块Gain6的输出端口和加法器Adder9的正向输入端相连接；加法器Adder9的输出端口和分数阶忆阻模块Memory3相连接；分数阶忆阻模块Memory3的输出端口和输出模块Output3相连接；增益模块Gain7的输出端口和加法器Adder10的正向输入端口相连接；加法器Adder10的输出口和分数阶忆阻模块Memory4相连接；分数阶忆阻模块Memory4和传输模块Bus4相连接；增益模块Gain8的输出端口和加法器Adder11的正向输入端口相连接；加法器Adder11的输出口和加法器Adder12的正向输入端口相连接；信号选择器Multiplexer4的输出端口和加法器Adder12的反向输入端口相连接；加法器Adder12的输出端口和增益模块Gain9相连接；增益模块Gain9和分数阶忆阻模块Memory5相连接；分数阶忆阻模块Memory5和传输模块Bus5相连接；传输模块Bus5和加法器Adder13的反向输入端口相连接；传输模块Bus5和信号选择器Multiplexer5的MUX端口相连接。

在上述方案中，运算放大器能够起到实现加、减和积分运算的作用，乘法器完成对应的系统方程中的状态变量的乘法运算，进行系统方程的非线性运算处理。

此外，在直接信号处理中，由于信号量的变化较大，可能会有极小的输入信号，因此系统针对电路设计了专用的传输模块，从而减小运算误差。

图3为上述方案中模块传输信号流程图。

图4和图5分别为上述方案中最终混沌电路的工作混沌相图。

Claims (10)

1.一种混沌分数阶加密电路，其特征在于，包括以五阶分数阶混沌忆组电路为核心搭设的数据加密功能模块，所述的五阶分数阶混沌忆组电路的设计方法为：

(1)参考两个分数阶忆阻器的非线性电路，获得对应微分方程：

(2)分别定义非线性函数q(ξ)和W(ξ)，同时令

x＝φ₁,y＝φ₂,z＝v₃,u＝v₄,v＝i₅,

d＝G,e＝R,C₂＝1

q(ξ)＝ξ+ξ³

则上述的状态方程可写成：

上式中W₁＝1+3x²，W₂＝1+3y²；

(3)对上述公式进行离散化处理，得到：

式中，Δt为采样的时间，将上式调整为：

(4)根据上式，考虑信息丢包和大量信息待处理的问题，结合硬件设计，设置采样时间，从采样时间上提升系统采样频率，得到系统式为：

2.根据权利要求1所述的混沌分数阶加密电路，其特征在于，包括输入模块、输出模块、脉冲信号发生器、信号选择器模块、常数信号模块、乘法器模块、增益模块、加法器模块、分数阶忆阻模块以及传输模块，所述常数信号模块结合输入输出模块得到5个初值状态值。

3.根据权利要求2所述的混沌分数阶加密电路，其特征在于，所述输入模块接收外电路通道传送过来的输入信号并赋予五阶混沌电路中分数阶积分器的初值。

4.根据权利要求2所述的混沌分数阶加密电路，其特征在于，所述输出模块输出经过加密模块产生的混沌信号。

5.根据权利要求2所述的混沌分数阶加密电路，其特征在于，引入不同的常数信号模块，所述常数信号模块与所述信号选择器模块和所述加法器模块相接，且所述常数信号模块结合所述输入模块所得到的5个初值状态值可实现五阶分数阶差分方程组。

6.根据权利要求2所述的混沌分数阶加密电路，其特征在于，所述脉冲信号发生器为电路提供时钟源信号。

7.根据权利要求2所述的混沌分数阶加密电路，其特征在于，所述信号选择器模块以时钟脉冲信号为周期进行数据的迭代运算，并将系统N次输出的值返回到输出端得到N+1次的输出量。

8.根据权利要求2所述的混沌分数阶加密电路，其特征在于，所述加法器模块和所述乘法器模块为二端口输入，分别进行数值加减、信号结合处理以及数乘和二次项相乘处理。

9.根据权利要求2所述的混沌分数阶加密电路，其特征在于，所述增益模块连接所述加法器模块和所述乘法器模块，并调节整个分数阶混沌积分的采样频率f＝1/Δt来改善信号输出的宽度。

10.根据权利要求2所述的混沌分数阶加密电路，其特征在于，脉冲发生器SinglePulse和所有的信号选择器Multiplexer的Sel端口相连接；输入端口Input1和信号选择器Multiplexer1的1-端口相连接；输入端口Input2和信号选择器Multiplexer2的1-端口相连接；输入端口Input3和信号选择器Multiplexer3的1-端口相连接；常数模块Constant3和信号选择器Multiplexer4的1-端口相连接；常数模块Constant4和信号选择器Multiplexer5的1-端口相连接；信号选择器Multiplexer1的输出端口和增益模块Gain7相连接；信号选择器Multiplexer1的输出端口和加法器Adder3的反向输入端相连接；信号选择器Multiplexer1的输出端口和乘法器Product3的端口a3相连接；信号选择器Multiplexer1的输出端口和加法器Adder7的正向输入端相连接；分数阶忆阻模块Memory1的输出端口和传输模块Bus1相连接；传输模块Bus1和加法器Adder13的正向输入端相连接；加法器Adder13的输出端和信号选择器Multiplexer1的MUX端口相连接；信号选择器Multiplexer2的输出端口和增益模块Gain8相连接；信号选择器Multiplexer2的输出端口和加法器Adder3的正向输入端相连接；信号选择器Multiplexer2的输出端口和乘法器Product4的端口a4相连接；信号选择器Multiplexer2的输出端口和加法器Adder8的正向输入端相连接；分数阶忆阻模块Memory2的输出端口和传输模块Bus2相连接；传输模块Bus2和信号选择器Multiplexer2的MUX端口相连接；信号选择器Multiplexer3的输出端口和增益模块Gain3相连接；信号选择器Multiplexer3的输出端口和加法器Adder9的正向输入端相连接；信号选择器Multiplexer3的输出端口和加法器Adder4的正向输入端相连接；信号选择器Multiplexer3的输出端口和加法器Adder5的正向输入端相连接；分数阶忆阻模块Memory3的输出端口传输模块Bus3相连接；传输模块Bus3和信号选择器Multiplexer3的MUX端口相连接；信号选择器Multiplexer4的输出端口和加法器Adder10的正向输入端相连接；信号选择器Multiplexer4的输出端口和乘法器Product1的两个端口均相连接；传输模块Bus1的输出端口和信号选择器Multiplexer4的MUX端口相连接；信号选择器Multiplexer5的输出端口和加法器Adder11的正向输入端相连接；信号选择器Multiplexer5的输出端口和乘法器Product2的两个端口均相连接；传输模块Bus5的输出端口和信号选择器Multiplexer5的MUX端口相连接；乘法器Product1的输出端口和增益模块Gain1相连接；增益模块Gain1和加法器Adder1的正向输入端相连接；常数模块Constant1和加法器Adder1的反向输入端相连接；加法器Adder1的输出端口和乘法器Product3的端口b3相连接；乘法器Product3的输出端口和加法器Adder4的反向输入端口相连接；加法器Adder4的输出端口和增益模块Gain4相连接；增益模块Gain4和加法器Adder7的正向输入端口相连接；加法器Adder7的输出端口和分数阶忆阻模块Memory1相连接；分数阶忆阻模块Memory1的输出端口和传输模块Bus1相连接；乘法器Product2的输出端口和增益模块Gain2相连接；增益模块Gain2和加法器Adder2的正向输入端相连接；常数模块Constant2和加法器Adder2的正向输入端相连接；加法器Adder2的输出端口和乘法器Product4的端口b4相连接；乘法器Product4的输出端口和加法器Adder5的正向输入端口相连接；加法器Adder5的输出端口和增益模块Gain5相连接；增益模块Gain5和加法器Adder8的反向输入端口相连接；加法器Adder8的输出端口和分数阶忆阻模块Memory2相连接；分数阶忆阻模块Memory2的输出端口和输出模块Output2相连接；加法器Adder3的输出端口和加法器Adder6的正向输入端相连接；增益模块Gain3的输出端口和加法器Adder6的反向输入端相连接；加法器Adder6的输出口和增益模块Gain6相连接；增益模块Gain6的输出端口和加法器Adder9的正向输入端相连接；加法器Adder9的输出端口和分数阶忆阻模块Memory3相连接；分数阶忆阻模块Memory3的输出端口和输出模块Output3相连接；增益模块Gain7的输出端口和加法器Adder10的正向输入端口相连接；加法器Adder10的输出口和分数阶忆阻模块Memory4相连接；分数阶忆阻模块Memory4和传输模块Bus4相连接；增益模块Gain8的输出端口和加法器Adder11的正向输入端口相连接；加法器Adder11的输出口和加法器Adder12的正向输入端口相连接；信号选择器Multiplexer4的输出端口和加法器Adder12的反向输入端口相连接；加法器Adder12的输出端口和增益模块Gain9相连接；增益模块Gain9和分数阶忆阻模块Memory5相连接；分数阶忆阻模块Memory5和传输模块Bus5相连接；传输模块Bus5和加法器Adder13的反向输入端口相连接；传输模块Bus5和信号选择器Multiplexer5的MUX端口相连接。

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