CN114068688A - 栅间氧化层的形成方法及屏蔽栅沟槽型器件的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 112
- 239000000463 material Substances 0.000 claims abstract description 48
- 238000005530 etching Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000008021 deposition Effects 0.000 claims abstract description 21
- 238000001039 wet etching Methods 0.000 claims abstract description 19
- 238000005137 deposition process Methods 0.000 claims abstract description 4
- 239000007789 gas Substances 0.000 claims description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 239000001307 helium Substances 0.000 claims description 4
- 229910052734 helium Inorganic materials 0.000 claims description 4
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 238000000151 deposition Methods 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
本发明提供了一种栅间氧化层的形成方法，包括：提供一衬底，衬底中形成有至少一沟槽，沟槽的底部形成有屏蔽栅结构；至少执行一次沉积蚀刻工艺循环以形成第一栅间氧化层，其中，一次沉积蚀刻工艺循环包括：执行一次沉积工艺以形成预定厚度的第一栅间氧化层材料；以及，执行一次湿法蚀刻工艺以去除一部分第一栅间氧化层材料；形成第二栅间氧化层，覆盖第一栅间氧化层并填充沟槽；以及，蚀刻以在沟槽中形成栅间氧化层。本发明中，通过形成第一栅间氧化层材料，再利用湿法蚀刻去除部分第一栅间氧化层材料，使得其收口打开并去除其表面膜层质量较差部分，提供所形成的膜层质量，从而解决栅间氧化层的表面凹凸不平的问题。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种栅间氧化层的形成方法及屏蔽栅沟槽型器件的形成方法。
背景技术
具有屏蔽栅沟槽(Shield Gate Trench，SGT)的功率MOSFET器件能够同时实现低导通电阻(Rdson)和低反向恢复电容(Crss)，从而同时降低了系统的导通损耗和开关损耗，提高了系统使用效率。
屏蔽栅沟槽型器件的栅极结构包括屏蔽多晶硅(又称为源多晶硅或屏蔽栅)和多晶硅栅(又称为控制栅)，二者都形成于沟槽中，根据屏蔽多晶硅和多晶硅栅在沟槽中的设置不同通常分为上下结构和左右结构。上下结构中屏蔽多晶硅位于沟槽的底部，多晶硅栅位于沟槽的顶部，多晶硅栅和屏蔽多晶硅之间呈上下结构关系，栅间氧化层位于多晶硅栅和屏蔽多晶硅之间。
现有技术的屏蔽栅沟槽型器件的形成方法中，如图1a及1b所示，形成栅间氧化层33’的方法通常包括：首先，提供一衬底10’，在衬底10’中形成有至少一沟槽11’，相邻的沟槽11’之间的衬底表面覆盖有图形化的掩模层12’，沟槽11’的底部填充有屏蔽栅结构20’；然后，形成栅间氧化材料层31’，该栅间氧化材料层31’覆盖屏蔽栅结构20’并填充沟槽11’，其中，在栅间氧化材料层31’内的中上部形成有空洞32’(Void)；接着，回蚀刻一定深度的栅间氧化材料层31’，以剩余的栅间氧化材料层31’为栅间氧化层33’，在栅间氧化层33’形成有凹陷34’，使得其表面凹凸不平。
然而，当上下结构的屏蔽栅沟槽型器件的尺寸做到小尺寸(例如沟槽开口宽度小于0.5微米)使得沟槽的深宽比超过3:1时，上述栅间氧化层33’凹陷34’愈加的凹凸不平，使得不同区域的栅间氧化层33’的厚度存在较大差异，不利于屏蔽栅沟槽型器件的漏电流的降低。
发明内容
本发明的目的在于提供一种栅间氧化层的形成方法及屏蔽栅沟槽型器件的形成方法，以解决屏蔽栅沟槽型器件的栅间氧化层的表面凹凸不平的问题。
为解决上述技术问题，本发明提供一种栅间氧化层的形成方法，包括：提供一衬底，所述衬底中形成有至少一沟槽，所述沟槽的底部形成有屏蔽栅结构；至少执行一次沉积蚀刻工艺循环以形成第一栅间氧化层，所述第一栅间氧化层覆盖所述屏蔽栅结构并部分填充所述沟槽，其中，所述一次沉积蚀刻工艺循环包括：执行一次沉积工艺以形成预定厚度的第一栅间氧化层材料；以及，执行一次湿法蚀刻工艺以去除一部分所述第一栅间氧化层材料；形成第二栅间氧化层，所述第二栅间氧化层覆盖所述第一栅间氧化层并填充所述沟槽；以及，蚀刻所述第二栅间氧化层及所述第一栅间氧化层，以在所述沟槽中形成栅间氧化层。
可选的，所述屏蔽栅结构包括位于所述沟槽底部的屏蔽栅及沿所述屏蔽栅的侧壁部分包围所述屏蔽栅的屏蔽介质层。
可选的，所述沟槽的待填充区域的深宽比在2.7:1～3.5:1，执行一次所述沉积蚀刻工艺循环，所述第一栅间氧化层材料的最小厚度为所述沟槽预设填充厚度的30％～50％。
可选的，所述沟槽的待填充区域的深宽比大于或等于3.5:1，执行至少两次所述沉积蚀刻工艺循环，所述第一栅间氧化层的最小厚度为所述沟槽预设填充厚度的50％～65％。
可选的，在所述一次沉积蚀刻工艺循环中，利用所述湿法蚀刻工艺使所述第一栅间氧化层材料的最小厚度减小5％～10％。
可选的，所述沉积蚀刻工艺循环中利用HDP-CVD工艺形成所述第一栅间氧化层材料。
可选的，所述沉积蚀刻工艺循环的HDP-CVD工艺中工艺气体包括氦气。
可选的，利用HDP-CVD工艺形成所述第二栅间氧化层材料。
可选的，形成所述第二栅间氧化层的HDP-CVD工艺中工艺气体包括氩气。
基于本发明的另一方面，本申请实施例还提供一种屏蔽栅沟槽型器件的形成方法，包括：采用如上述的栅间氧化层的形成方法，在一衬底内的沟槽中形屏蔽栅结构以及位于所述屏蔽栅结构顶面上的栅间氧化层；在所述沟槽中形成栅极结构，所述栅极结构通过所述栅间氧化层与所述屏蔽栅结构隔离。
综上所述，本发明提供的栅间氧化层的形成方法及屏蔽栅沟槽型器件的形成方法具有如下有益效果：利用所形成的第一栅间氧化层以及第二栅间氧化层填充沟槽，且在形成第一栅间氧化层的过程中包括至少一次沉积蚀刻工艺循环，将沉积部分第一栅间氧化层过程中的收口进行打开，从而解决空洞问题，此外还通过去除顶面及收口部分的第一栅间氧化层提高第一栅间氧化层的膜层质量，有利于解决屏蔽栅沟槽型器件的栅间氧化层的表面凹凸不平的问题。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
图1a及图1b为现有栅间氧化层形成过程的示意图；
图2为本申请实施例提供的栅间氧化层的形成方法的流程图；
图3a至图3e为本申请实施例提供的栅间氧化层的形成方法的相应步骤对应的结构示意图。
图1a及图1b中：
10’-衬底；11’-沟槽；11’-图案化的硬质掩膜层；
20’-屏蔽栅结构；21’-屏蔽栅；22’-屏蔽介质层；
31’-栅间氧化材料层；32’-空洞；33’-栅间氧化层；34’-凹陷。
图3a至图3e中：
10-衬底；11-沟槽；12-图案化的硬质掩膜层；
20-屏蔽栅结构；21-屏蔽栅；22-屏蔽介质层；
31a-第一栅间氧化层材料；31b-第一栅间氧化层；321-第一收口；322-第二收口；33-第二栅间氧化层；34-栅间氧化层；
H1-预设填充厚度；H2-第一栅间氧化层材料的最小填充厚度；H3-第一栅间氧化层的最小填充厚度。
具体实施方式
如前所述，在屏蔽栅沟槽功率MOSFET器件中，位于沟槽中的屏蔽栅和控制栅利用栅间介质层进行隔离，其隔离效果将直接影响漏电相关的可靠性性能。为此，发明人对上述栅间氧化材料层在沟槽中形成过程拆分为多步执行，通过两步或两步以上形成栅间氧化材料层以填充沟槽，发现在第一次填充栅间氧化材料层时，沟槽中的栅间氧化材料层即发现收口现象或较为明显的收口趋势，并且收口部分的栅间氧化材料层的膜层质量(例如致密度)明显差于其它部分的栅间氧化材料层。由此，便产生即便空洞并未出现在最终所形成的栅间介质层的部位，但栅间介质层表面凹凸不平，且不同区域的栅间氧化层的厚度存在较大差异的问题。
基于发明人的上述研究，本发明实施例提供一种栅间氧化层的形成方法及屏蔽栅沟槽型器件的形成方法，利用所形成的第一栅间氧化层以及第二栅间氧化层填充沟槽，且在形成第一栅间氧化层的过程中包括至少一次沉积蚀刻工艺循环，将沉积部分第一栅间氧化层过程中的收口进行打开，还可去除收口部分的第一栅间氧化层以提高第一栅间氧化层的膜层质量，以解决屏蔽栅沟槽型器件的栅间氧化层的表面凹凸不平的问题。
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
图2为本申请实施例提供的栅间氧化层的形成方法的流程图。
如图2所示，本实施例提供的栅间氧化层的形成方法，包括：
S01：提供一衬底，所述衬底中形成有至少一沟槽，所述沟槽的底部形成有屏蔽栅结构；
S02：至少执行一次沉积蚀刻工艺循环以形成第一栅间氧化层，所述第一栅间氧化层覆盖所述屏蔽栅结构并部分填充所述沟槽，其中，所述一次沉积蚀刻工艺循环包括：执行一次沉积工艺以形成预定厚度的第一栅间氧化层材料；以及，执行一次湿法蚀刻工艺以去除一部分的所述第一栅间氧化层材料；
S03：形成第二栅间氧化层，所述第二栅间氧化层覆盖所述第一栅间氧化层并填充所述沟槽；以及，
S04：蚀刻所述第二栅间氧化层及所述第一栅间氧化层，以在所述沟槽中形成栅间氧化层。
图3a至图3e为本实施提供的栅间氧化层的形成方法的相应步骤对应的结构示意图，接下来，将结合图3a至图3e对所述栅间氧化层的形成方法进行详细说明。
请参照图3a，执行步骤S01，提供一衬底10，衬底10内形成有至少一沟槽11，衬底10表面暴露于沟槽11之外的区域覆盖有图案化的掩模层12，沟槽11的底部填充有屏蔽栅结构20。
衬底10可以是本领域公知的任意合适的衬底材料，例如可以是以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(DoubleSide PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。示例性的，本实施例中半导体衬底10的材质例如为硅。衬底10表面可以形成有外延层(图中未示出)，本实施例中的沟槽11均形成于外延层中。
图案化的掩模层12用于蚀刻形成该沟槽11，并可作为沟槽11中后续其他结构的掩模层或研磨停止层，图案化的掩模层12可例如为氧化硅-氮化硅-氧化硅的堆叠结构，其中，氮化硅层位于中间，氮化硅层和衬底10表面之间的氧化硅层厚度较薄，用于缓冲氮化硅层的应力及衬底10的保护层，图案化的掩模层12顶层的氧化硅层可作为氮化硅层的蚀刻阻挡层。
屏蔽栅结构20包括位于沟槽11的底部的屏蔽栅及沿屏蔽栅的侧壁部分包围屏蔽栅的屏蔽介质层22，屏蔽介质层22覆盖沟槽11的底部，屏蔽栅的顶部暴露于屏蔽介质层22。具体实施时，屏蔽介质层22还可为至少两层介质层，例如包括热氧化工艺形成的氧化硅层及LPCVD工艺形成的氧化硅层，屏蔽栅的材质可为任意合适的导电材料，例如为利用LPCVD工艺形成的多晶硅。
请参照图3b，执行步骤S02，形成预设厚度的第一栅间氧化层材料31a，第一栅间氧化层材料31a覆盖屏蔽栅结构20，并部分填充沟槽11，在第一栅间氧化层材料31a的顶部形成有一向内凹陷的第一收口321。
其中，第一栅间氧化层材料31a的材质可为氧化硅，并利用HDP-CVD工艺形成。第一栅间氧化层材料31a的厚度H2可例如为沟槽11待填充厚度H1的30％～50％，在保证填充效果时尽量减少填充次数以提高填充效率。在本实施例中，第一栅间氧化层材料31a的厚度H2为其最小厚度，即第一收口321中的最低点与屏蔽栅结构20的距离。第一栅间氧化层材料31a还相应覆盖衬底10的图案化的掩模层12。
优选的，形成第一栅间氧化层材料31a的HDP-CVD工艺中工艺气体包括氦气，以相应适当增加HDP-CVD工艺中的蚀刻沉积比，例如将蚀刻沉积比为1～1.05，从而相对增大第一栅间氧化层材料31a的第一开口321的开口程度，提高其填充能力。其中，蚀刻沉积比应尽量控制在上述范围内，以便应用氦气的HDP-CVD工艺略微增大蚀刻沉积比增大第一开口321，同时也减少对图案化的掩模层12的边缘的蚀刻将使其较小内缩，从而有利于对衬底10的保护以及有利于后续工艺利用图案化的掩模层12。
接着，请参照图3c，对第一栅间氧化层材料31a执行湿法蚀刻去除一部分的第一栅间氧化层材料31a，并形成第一栅间氧化层31b。
其中，湿法蚀刻的蚀刻液体可包括缓冲氢氟酸溶液(BHF)，在利用湿法蚀刻对第一栅间氧化层材料31a执行蚀刻时，由于湿法蚀刻的各向同性蚀刻以及对开口较大处蚀刻较为显著的特点，可使得第一开口321上方部分第一栅间氧化层材料31a的蚀刻速率快于第一开口321内的第一栅间氧化层材料31a的蚀刻速率，使得第一栅间氧化层31b的第二开口322的开口程度大于第一开口321。
优选的，湿法蚀刻去除第一栅间氧化层材料31a的厚度为第一栅间氧化层材料31a的厚度的5％～10％，以在形成较大第二收口322的同时保证整体的整体的填充效率。其中，湿法蚀刻的去除第一栅间氧化层材料31a厚度可表示为H2-H3。
另外，该较小程度(占比)的湿法蚀刻还有利于保护图案化的掩模层12中的氧化硅层，以防止图案化的掩模层12在湿法蚀刻中剥离。
此外，湿法蚀刻主要去除的第一沟槽321中的部分第一栅间氧化层材料31a，即为其表层膜层质量相对较差部分，从而相对提高了第一栅间氧化层31b的整体膜层质量。
需要特别说明的是，上述沉积然后湿法蚀刻形成第一栅间氧化层31b的过程可称为一次沉积蚀刻工艺循环。当待填充沟槽11的深宽比在2.7:1～3.5:1时，可执行一次沉积蚀刻工艺循环；若待填充沟槽11的深宽比大于或等于3.5:1，则可执行至少两次上述沉积蚀刻工艺循环以形成第一栅间氧化层31，即每次沉积蚀刻工艺循环中仅形成部分第一栅间氧化层材料31a，并对该部分第一栅间氧化层材料3a1进行湿法蚀刻用以相应形成第二收口322。应理解，若待填充沟槽11的深宽比大于3.5:1，则利用多次沉积蚀刻工艺循环所形成的第一栅间氧化层31b的厚度占待填充沟槽11的预设厚度的比例可相应提高，例如从30％～50％(深宽比在2.7:1～3.5:1)提高至50％～65％(深宽比大于或等于3.5:1)。在实际中，可在保证上述效果的前提下，尽量减少或控制上述沉积蚀刻工艺循环的次数，以减小湿法蚀刻对图案化的硬质掩膜层12及衬底10的影响，并简化工艺步骤。
当然在实际中，若待填充沟槽11的深宽比小于或等于2.7:1或者器件性能要求较低时，也可不采用上述沉积蚀刻工艺循环。
请参照图3d，执行步骤S03，形成第二栅间氧化层33，第二栅间氧化层33覆盖第一栅间氧化层31并填充沟槽11至于衬底10之上，以图案化的掩模层12为研磨停止层对第二栅间氧化层33执行CMP工艺。
其中，第二栅间氧化层33的材质与第一栅间氧化层31的材质相同，可为利用HDP-CVD工艺形成的氧化硅。优选的，形成第二栅间氧化层33所采用HDP-CVD工艺中的工艺气体包括氩气，以提高第二栅间氧化层33的形成速率，并降低对图案化的掩模层12的蚀刻影响。
请参照图3e，执行步骤S04，蚀刻第二栅间氧化层33及第一栅间氧化层31，以于沟槽11中形成栅间氧化层34。
其中，蚀刻第二栅间氧化层33及第一栅间氧化层31的方法可根据具体要求进行相应选择，例如干法蚀刻或湿法蚀刻。由于采用本实施例所形成的第二栅间氧化层33及第一栅间氧化层31的膜层质量较为均匀，使得形成的栅间氧化层34的顶面相对平整，且栅间氧化层34各处的厚度较为均匀。
可选的，本申请实施例还提供了一种屏蔽栅沟槽型器件的形成方法，该屏蔽栅沟槽型器件的形成方法中包括：在一衬底内的沟槽中形成屏蔽栅结构以及利用上述栅间氧化层的形成方法形成的栅间氧化层，栅间氧化层覆盖屏蔽栅结构并部分填充沟槽，接着，在沟槽中形成栅极结构，栅极结构通过栅间氧化层与屏蔽栅结构隔离。
当然，本实施例所举例的屏蔽栅沟槽型器件的形成方法还包括后续的其他工艺制程，例如源区的形成、体区的形成、漏区的形成以及互连结构的形成等，在本申请其他实施例中也还包括其他相应的工艺步骤，但上述步骤的形成采用本领域常用的方法形成，在此不再赘述。
综上所述，本发明提供的栅间氧化层的形成方法及屏蔽栅沟槽型器件的形成方法具有如下有益效果：利用所形成的第一栅间氧化层以及第二栅间氧化层填充沟槽，且在形成第一栅间氧化层的过程中包括至少一次沉积蚀刻工艺循环，将沉积部分第一栅间氧化层过程中的收口进行打开，从而解决空洞问题，此外还通过去除顶面及收口部分的第一栅间氧化层提高第一栅间氧化层的膜层质量，有利于解决屏蔽栅沟槽型器件的栅间氧化层的表面凹凸不平的问题。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种栅间氧化层的形成方法，其特征在于，包括：
提供一衬底，所述衬底中形成有至少一沟槽，所述沟槽的底部形成有屏蔽栅结构；
至少执行一次沉积蚀刻工艺循环以形成第一栅间氧化层，所述第一栅间氧化层覆盖所述屏蔽栅结构并部分填充所述沟槽，其中，所述一次沉积蚀刻工艺循环包括：执行一次沉积工艺以形成预定厚度的第一栅间氧化层材料；以及，执行一次湿法蚀刻工艺以去除一部分所述第一栅间氧化层材料；
形成第二栅间氧化层，所述第二栅间氧化层覆盖所述第一栅间氧化层并填充所述沟槽；
蚀刻所述第二栅间氧化层及所述第一栅间氧化层，以在所述沟槽中形成栅间氧化层。
2.根据权利要求1所述的栅间氧化层的形成方法，其特征在于，所述屏蔽栅结构包括位于所述沟槽底部的屏蔽栅及沿所述屏蔽栅的侧壁部分包围所述屏蔽栅的屏蔽介质层。
3.根据权利要求1所述的栅间氧化层的形成方法，其特征在于，所述沟槽的待填充区域的深宽比在2.7:1～3.5:1，执行一次所述沉积蚀刻工艺循环，所述第一栅间氧化层材料的最小厚度为所述沟槽预设填充厚度的30％～50％。
4.根据权利要求1所述的栅间氧化层的形成方法，其特征在于，所述沟槽的待填充区域的深宽比大于或等于3.5:1，执行至少两次所述沉积蚀刻工艺循环，所述第一栅间氧化层的最小厚度为所述沟槽预设填充厚度的50％～65％。
5.根据权利要求3或4所述的栅间氧化层的形成方法，其特征在于，在所述一次沉积蚀刻工艺循环中，利用所述湿法蚀刻工艺使所述第一栅间氧化层材料的最小厚度减小5％～10％。
6.根据权利要求1所述的栅间氧化层的形成方法，其特征在于，所述沉积蚀刻工艺循环中利用HDP-CVD工艺形成所述第一栅间氧化层材料。
7.根据权利要求6所述的栅间氧化层的形成方法，其特征在于，所述沉积蚀刻工艺循环的HDP-CVD工艺中工艺气体包括氦气。
8.根据权利要求6所述的栅间氧化层的形成方法，其特征在于，利用HDP-CVD工艺形成所述第二栅间氧化层材料。
9.根据权利要求8所述的栅间氧化层的形成方法，其特征在于，形成所述第二栅间氧化层的HDP-CVD工艺中工艺气体包括氩气。
10.一种屏蔽栅沟槽型器件的形成方法，其特征在于，包括：
采用权利要求1至9中任一项所述的栅间氧化层的形成方法，在一衬底内的沟槽中形屏蔽栅结构以及位于所述屏蔽栅结构顶面上的栅间氧化层；
在所述沟槽中形成栅极结构，所述栅极结构通过所述栅间氧化层与所述屏蔽栅结构隔离。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111424328.2A CN114068688B (zh) | 2021-11-26 | 2021-11-26 | 栅间氧化层的形成方法及屏蔽栅沟槽型器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202111424328.2A CN114068688B (zh) | 2021-11-26 | 2021-11-26 | 栅间氧化层的形成方法及屏蔽栅沟槽型器件的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114068688A true CN114068688A (zh) | 2022-02-18 |
| CN114068688B CN114068688B (zh) | 2024-05-03 |
Family
ID=80276861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111424328.2A Active CN114068688B (zh) | 2021-11-26 | 2021-11-26 | 栅间氧化层的形成方法及屏蔽栅沟槽型器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114068688B (zh) |
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- 2021-11-26 CN CN202111424328.2A patent/CN114068688B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN114068688B (zh) | 2024-05-03 |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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