CN113964023A - 半导体器件的制备方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制备方法，包括在晶圆沟槽的内壁形成场氧化层，接着在晶圆的第一表面和第二表面沉积掺杂多晶硅层，使沟槽上的掺杂多晶硅层高出所述第一表面一设定厚度，并在第一表面和第二表面的掺杂多晶硅层上沉积非掺杂多晶硅层，再去除第一表面上的非掺杂多晶硅层及部分掺杂多晶硅层至沟槽内掺杂多晶硅层的厚度符合器件性能要求。其中，掺杂多晶硅层的沉积温度和沉积厚度根据沟槽内形成场氧化层后晶圆的翘曲度及晶圆在沟槽延伸方向和沟槽排列方向的翘曲度差异确定的。本发明通过优化多晶硅沉积工艺条件调节深沟槽晶圆的翘曲度，既解决了300mm晶圆上实现大规模量产深沟槽产品的瓶颈问题，提高了生产效率，降低了生产成本。

Description

半导体器件的制备方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件的制备方法。
背景技术
在分离栅高压器件（SGT）、绝缘栅双极型晶体管（IGBT）、硅通孔（TSV）等器件生产中都会用到深沟槽工艺。沟槽深度一般要求大于5微米，深宽比大于10，在深沟槽工艺的器件制造过程中，如图1所示，需要在深沟槽110中沉积高温热氧化或者高温热氧化搭配化学气相沉积工艺生长的场氧化层111，例如为二氧化硅，然后沉积多晶硅层112作为场板或者栅极。由于二氧化硅和多晶硅的热膨胀系数不一样，沟槽底部及沟槽侧壁在沟槽延伸方向D1和沟槽排列D2方向上的膨胀效果不一样，如图2所示，使晶圆产生严重的翘曲，并且在沟槽延伸方向和沟槽排列方向上的翘曲程度差异很大，这种差异的存在会使晶圆翘曲成一个马鞍型。这种翘曲的存在导致的问题有：1）机械手臂搬送过程中产生滑片使晶圆破裂；2）真空吸附工艺平台无法实现对晶圆的良好吸附而无法进行后续工艺作业，尤其在光刻工艺中，还会严重影响光刻精度和对准精度；3）在批量生产的清洗机台中，翘曲度太大，加上清洗溶液的表面张力作用，会使临近的晶圆重叠在一起，从而无法进行后续作业。这种现象在300mm 晶圆上尤其严重。因此，如何改善晶圆的翘曲度，特别是调整不同方向上翘曲度的差异问题，是深沟槽类产品批量生产过程中的主要瓶颈之一。
发明内容
本发明的目的在于提供一种半导体器件的制备方法，改善深沟槽晶圆的翘曲度。
为实现上述目的，本发明提供一种半导体器件的制备方法，包括：
提供晶圆，所述晶圆具有相对的第一表面和第二表面；
在所述第一表面形成沟槽；
在所述沟槽的内壁和所述第二表面形成场氧化层；
在所述第一表面和所述第二表面沉积掺杂多晶硅层，使所述沟槽上的掺杂多晶硅层高出所述第一表面一设定厚度；
在所述第一表面和所述第二表面的掺杂多晶硅层上沉积非掺杂多晶硅层；
去除所述第一表面上的非掺杂多晶硅层及部分掺杂多晶硅层，至所述沟槽内掺杂多晶硅层的厚度符合器件性能要求。
可选的，在所述沟槽的内壁和所述第二表面形成场氧化层之后，所述第一表面和所述第二表面沉积掺杂多晶硅层之前，还包括：
测量所述晶圆在沟槽延伸方向和沟槽排列方向的翘曲度；
根据测量结果计算晶圆在所述沟槽延伸方向和所述沟槽排列方向需要调节的翘曲度，及晶圆在所述沟槽延伸方向和所述沟槽排列方向的翘曲度差值；
根据所述翘曲度和所述翘曲度差值，确定所述掺杂多晶硅层的沉积温度。
可选的，在所述第一表面和所述第二表面沉积掺杂多晶硅层之前，还包括：
在确定所述掺杂多晶硅层的沉积温度下，根据所述沟槽的深度、宽度、深宽比、掺杂多晶硅层填充效果及半导体器件的电性参数确定所述掺杂多晶硅层的沉积厚度。
可选的，采用研磨工艺或者刻蚀工艺去除所述第一表面上的非掺杂多晶硅层及部分掺杂多晶硅层。
可选的，在所述第一表面和所述第二表面沉积掺杂多晶硅层之前，还包括：根据所述研磨工艺或者所述刻蚀工艺的工艺要求确定所述第二表面沉积的所述掺杂多晶硅层和所述非掺杂多晶硅层的总厚度。
可选的，在所述第一表面和所述第二表面的掺杂多晶硅层上沉积非掺杂多晶硅层之后，去除所述第一表面上的非掺杂多晶硅层及部分掺杂多晶硅层之前，还包括：
测量所述晶圆在沟槽延伸方向和沟槽排列方向的翘曲度；
根据测量结果，确定去除的所述第一表面上的非掺杂多晶硅层及部分掺杂多晶硅层的厚度，调整所述晶圆的翘曲度。
可选的，在所述第一表面和所述第二表面的掺杂多晶硅层上沉积非掺杂多晶硅层包括：采用不同沉积温度和不同沉积厚度的非掺杂多晶硅层组合进行多步沉积。
可选的，在所述第一表面和所述第二表面的掺杂多晶硅层上沉积非掺杂多晶硅层后还包括：在所述非掺杂多晶硅层上进行掺杂多晶硅层与非掺杂多晶硅层的循环沉积。
可选的，所述第二表面沉积的所述掺杂多晶硅层和所述非掺杂多晶硅层的总厚度的范围为8000Å~20000Å。
可选的，所述设定厚度的范围为1800Å~2500Å。
可选的，所述掺杂多晶硅的沉积温度的范围为500℃~600℃。
可选的，采用高温热氧化工艺形成所述场氧化层，工艺温度的范围为700℃~1200℃，所述场氧化层的厚度的范围为300Å~8000Å。
可选的，所述沟槽的深度的范围为5μm~10μm，深宽比的范围为8~18。
综上，本发明提供的半导体器件的制备方法，包括，首先在晶圆沟槽的内壁形成场氧化层，接着在晶圆的第一表面和第二表面沉积掺杂多晶硅层，使沟槽上的掺杂多晶硅层高出所述第一表面一设定厚度，并在第一表面和第二表面的掺杂多晶硅层上沉积非掺杂多晶硅层，然后去除第一表面上的非掺杂多晶硅层及部分掺杂多晶硅层，至沟槽内掺杂多晶硅层的厚度符合器件性能要求。其中，掺杂多晶硅层的沉积温度和沉积厚度根据沟槽内形成场氧化层后晶圆的翘曲度及晶圆在沟槽延伸方向和沟槽排列方向的翘曲度差异确定的。本发明通过优化多晶硅沉积工艺条件调节深沟槽晶圆的翘曲度，既解决了300mm晶圆上实现大规模量产深沟槽产品的瓶颈问题，提高了生产效率，降低了生产成本，且不需要增加额外的工艺步骤和机台，节约成本和生产周期。
附图说明
图1为一分离栅沟槽功率器件的结构示意图；
图2为一深沟槽结构应力分布的示意图；
图3为不同沉积温度下掺杂多晶硅与非掺杂多晶硅对晶圆翘曲度的影响，图中纵坐标数值为晶圆在沟槽延伸方向的翘曲度与沟槽排列方向的翘曲度的差值；
图4为本发明一实施例提供的半导体器件的制备方法的流程图；
图5为本发明一实施例提供的半导体器件的制备方法的原理图；
图6A至图6E为本发明一实施例提供的半导体器件的制备方法相应步骤对应的结构示意图；
图7为不同制备方法下晶圆翘曲度的变化图。
其中，附图标记为：
110-沟槽；111-场氧化层；112-多晶硅层；
200-晶圆；200a-第一表面；200b-第二表面；210-沟槽；211-第一场氧化层；212-第二场氧化层；213-第一掺杂多晶硅层；214-第二掺杂多晶硅层；215-第一非掺杂多晶硅层、216-第二非掺杂多晶硅层。
具体实施方式
以下结合附图和具体实施例对本发明的半导体器件的制备方法作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
如背景技术所述，在深沟槽工艺的器件制造过程中，由于二氧化硅的热膨胀系数小于硅的热膨胀系数，二氧化硅薄膜沉积后，在沟槽延伸方向表现为压应力，而在沟槽排列方向，情况比较复杂，同时受到水平方向的压应力和垂直方向的张应力。由于沟槽深宽比比较大，表现为在沟槽垂直方向的张应力大于水平方向的压应力，导致晶圆在沟槽排列方向表现为张应力。在针对某个特定产品的实际测量数据显示，晶圆在沟槽形成之后，整体呈现出几乎对称的凹型，而在沉积一定厚度的场氧后，沟槽延伸方向受到很大的压应力，晶圆形状向下弯曲，而在沟槽排列方向受到张应力的影响，晶圆形状向上弯曲，导致整片晶圆变成一个在沟槽延伸方向向下、沟槽排列方向向上的马鞍形状。由于不同产品的沟槽深度、宽度、长度及高温热氧化物厚度存在很大的差异，导致晶圆翘曲的程度也各不相同，需要有一个灵活的方法进行针对性的调节。
以下是某个产品的实测数据，该晶圆在场氧化物生长完成之后，沟槽延伸方向的翘曲度达-347um, 在沟槽排列方向的翘曲度达188um, 差异值高达535um, 这个翘曲度超出了大部分机台的机械传送、真空台吸附和工艺腔处理能力，无法实现批量生产。
沟槽延伸方向（微米） 沟槽排列方向（微米） 差值(微米)
沟槽形成后 68 72 4
场氧沉积后 -347 188 535
通常解决晶圆翘曲度问题的方法有如下几种：
1、通过晶圆背面的应力薄膜进行调节，具体做法为：在晶圆正面沉积一层或者多层无机或者有机保护膜，将晶圆翻转，沉积一层或者多层应力薄膜，再将晶圆翻转，去掉正面沉积的保护膜；或者直接利用晶圆背面沉积工艺沉积一层或者多层应力薄膜。此工艺的缺陷在于，不能针对沟槽延伸方向和沟槽排列方向进行分别调整，同时需要涂布额外的保护膜并将晶圆翻转，工艺复杂，成本较高，且容易造成机台污染。
2、通过对晶圆背面的应力薄膜逐层减薄释放应力调节：在方法1 的基础上对晶圆背面的应力薄膜进行逐层减薄，达到释放应力的效果，这种方法的缺陷和方法1一样。
3、通过在掩膜版上垂直排列不同沟槽走向的芯片进行调节，这种做法的局限性在于，不同走向的芯片需要设计规则及制造工艺完全相同的产品才能实现，实际生产过程中产品设计的多样化、制造工艺的多样化导致这种方法比较难以实现。
4、通过光刻的方法进行调节，具体做法为：在晶圆表面沉积一层应力薄膜，通过光刻胶将特定区域保护起来，对其他区域进行离子注入，使特定方向上的应力得以释放。这种方法的局限性在于，离子注入对半导体器件影响较大，加上应力膜的生长和去除工艺比较复杂。
5、利用不同膨胀系数的薄膜，具体做法为：选择不同应力的薄膜，根据产品的实际翘曲度选择合适的薄膜贴在晶背，这种做法的局限在于只适应低温工艺，薄膜是有机物，在高温工艺中产生大量挥发物，影响产品质量，且这种方法无法针对沟槽延伸方向和沟槽排列方向进行分别调整，解决不了深沟槽产品的翘曲度问题。
针对上述深沟槽晶圆在沟槽延伸方向和沟槽排列方向翘曲度差异过大的问题，发明人研究发现，在不同温度下淀积多晶硅时，其微结构从非晶转变成多晶, 转变温度在570℃左右，沉积温度较低时，沉积的多晶硅是非晶状态，随着温度升高，非晶逐渐转变为多晶状态。由此可见，改变多晶硅沉积温度，可以得到不同比例的非晶和多晶的混合结构，这种混合结构随着多晶组分比例的增加，晶粒也会逐渐变大，使多晶硅薄膜逐渐由压应力转变为张应力。且随着沉积温度改变，除了多晶硅薄膜由压应力转变为张应力之外，多晶硅薄膜对沟槽延伸方向和沟槽排列方向的翘曲度影响存在差异，而且这个差异随着温度升高线性变化，在相同的温度下，非掺杂多晶硅对翘曲度的影响与掺杂多晶硅趋势一致，但是非掺杂多晶硅的变化幅度比较小，如图3所示。
由于多晶硅沉积是在炉管里面利用低压化学气相沉积的方式进行，晶圆的正面（沟槽图形面）及晶圆背面都会沉积多晶硅，本发明正是基于这一工艺特点，结合上面的研究发现，针对晶圆翘曲的实际状况，首先在满足各种产品物理结构和电性要求的前提下沉积掺杂多晶硅薄膜，调整晶圆在沟槽延伸方向和沟槽排列方向的翘曲度差异，再结合后续研磨或者蚀刻工艺要求沉积非掺杂多晶硅薄膜对晶圆的整体翘曲度进行调整，使整片晶圆的翘曲度达到最优化。
图4为本实施例提供的一种半导体器件的制备方法的流程图。如图4所示，本实施例提供的半导体器件的制备方法，包括：
步骤S01：提供晶圆，所述晶圆具有相对的第一表面和第二表面；
步骤S02：在所述第一表面形成沟槽，
步骤S03：在所述沟槽的内壁和所述第二表面形成场氧化层；
步骤S04：在所述第一表面和所述第二表面沉积掺杂多晶硅层，使所述沟槽上的掺杂多晶硅层高出所述第一表面一设定厚度；
步骤S05：在所述第一表面和所述第二表面的掺杂多晶硅层上沉积非掺杂多晶硅层；
步骤S06：去除所述第一表面上的非掺杂多晶硅层及部分掺杂多晶硅层，至所述沟槽内掺杂多晶硅层的厚度符合器件性能要求。
图5为本实施例提供的半导体器件的制备方法的原理图，图6A至图6E为本实施例提供的半导体器件的制备方法相应步骤对应的结构示意图，以下将参考图4、图5并结合图6A至图6E详细说明本实施例提供的半导体器件的制备方法。
首先，参考图6A所示，执行步骤S01，提供晶圆200，所述晶圆200具有相对的第一表面200a和第二表面200b。所述晶圆200的材料可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，所述晶圆还可以是这些半导体材料构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeO)等。所述晶圆200包括外延层（图中未示），用于形成分离栅沟槽功率器件的漂移区，以N型MOSFET器件为例，所述晶圆200和外延层的掺杂类型均是N型。
接着，参考图6A和图6B所示，执行步骤S02和步骤S03，在所述第一表面200a形成沟槽210，在所述沟槽210的内壁和所述第二表面200b形成场氧化层（第一场氧化层211和第二场氧化层212）。所述沟槽210形成于所述外延层中，所述沟槽210具有高深宽比，可以通过刻蚀工艺一步完成。所述沟槽210的深度范围在5μm~10μm之间，深宽比的范围为8~18，所述沟槽210数量及长度可以根据器件设计而定。例如所述沟槽210的深度为6μm，深宽比15，所述沟槽210的长度750μm，呈周期性排列。所述场氧化层例如为二氧化硅层，采用高温热氧化工艺形成在所述沟槽210的内壁形成第一场氧化层211，在所述第二表面200b形成第二场氧化层212，工艺温度的范围为700℃~1200℃，工艺温度例如为1050℃，所述第一场氧化层211和第二场氧化层212的厚度的均范围为300Å~8000Å，所述第一场氧化层211和第二场氧化层212的厚度例如为5500A。
接着，参考图6C所示，执行步骤S04，在所述第一表面200a和所述第二表面200b沉积掺杂多晶硅层，使所述沟槽210上的掺杂多晶硅层213高出所述第一表面200a一设定厚度。
本实施例中，在所述沟槽210的内壁和所述第二表面200b形成场氧化层之后，所述第一表面200a和所述第二表面200b沉积掺杂多晶硅层之前，还包括：
测量晶圆200在沟槽延伸方向D1和沟槽排列方向D2的翘曲度；
根据测量结果计算在所述沟槽延伸方向D1和所述沟槽排列方向D2需要调节的翘曲度，及所述沟槽延伸方向D1和所述沟槽排列方向D2之间的翘曲度差值；
根据所述翘曲度和所述翘曲度差值，确定所述掺杂多晶硅层的沉积温度。
接着，在确定所述掺杂多晶硅层的沉积温度后，根据所述沟槽210的深度、宽度、深宽比、掺杂多晶硅填充效果及半导体器件的电性参数确定所述掺杂多晶硅层的沉积厚度。本实施例中，采用低压化学气相沉积的方式同步在晶圆200的第一表面200a沉积第一掺杂多晶硅层213，在晶圆200的第二表面200b沉积第二掺杂多晶硅层214。所述掺杂多晶硅层的沉积温度的范围为500℃~600℃，所述第一掺杂多晶硅层213填满所述沟槽210并高出所述第一表面200a的设定厚度的范围为1800Å ~2500Å。
接着，参考图6D和图6E所示，执行步骤S05和步骤S06，在所述第一表面200a和所述第二表面200b的掺杂多晶硅层上沉积非掺杂多晶硅层，去除所述第一表面200a上的非掺杂多晶硅层及部分掺杂多晶硅层，至所述沟槽210内掺杂多晶硅层低于所述第一表面200a。
具体的，可以采用低压化学气相沉积的方式同步在所述第一掺杂多晶硅层213上沉积第一非掺杂多晶硅层215，在所述第二掺杂多晶硅层214上沉积第二非掺杂多晶硅层216。采用研磨工艺或者刻蚀工艺去除所述第一表面200a上的第一非掺杂多晶硅层215及部分第一掺杂多晶硅层213。例如可以对晶圆100的第一表面200a上的第一非掺杂多晶硅层215和第一掺杂多晶硅层213进行化学机械研磨或者干法刻蚀，或者化学机械研磨与干法刻蚀工艺搭配使用，完全去除第一表面200a上的第一非掺杂多晶硅层215及部分第一掺杂多晶硅层213，使所述沟槽210内第一掺杂多晶硅层213低于所述第一表面200a，即所述沟槽210内第一掺杂多晶硅层213构成分离栅沟槽功率器件的分离栅。本实施例提供的半导体器件的制备方法还包括在形成分离栅后完成后续栅极、栅极间绝缘层等工序，上述工序可以采用现有工艺技术上完成，在此不再赘述。
本实施例中，可以在所述第一表面200a和所述第二表面200b沉积掺杂多晶硅层之前，根据所述研磨工艺或者所述刻蚀工艺的工艺要求确定晶圆一面沉积的所述掺杂多晶硅层和所述非掺杂多晶硅层的总厚度。例如，所述第二表面200b沉积的所述第二掺杂多晶硅层214和所述第二非掺杂多晶硅层216的总厚度的范围为8000Å~20000Å。
本实施例中，在所述掺杂多晶硅层上沉积非掺杂多晶硅层，可以采用不同沉积温度和不同沉积厚度的非掺杂多晶硅层组合进行多步沉积；或者，在所述掺杂多晶硅层上沉积一定厚度的非掺杂多晶硅层后，在所述非掺杂多晶硅层上再进行掺杂多晶硅层与非掺杂多晶硅层的循环沉积，以利用所述多步沉积的多层非掺杂多晶硅层组合，或多步沉积的掺杂多晶硅层与非掺杂多晶硅层交替组合，使晶圆翘曲度在沟槽延伸方向D1和沟槽排列方向D2上的差值达到最优化。
进一步的，本实施例在对晶圆100的第一表面200a上的第一非掺杂多晶硅层215和第一掺杂多晶硅层213进行化学机械研磨或者干法刻蚀之前还包括，测量晶圆在沟槽延伸方向D1和沟槽排列方向D2的翘曲度。根据测量结果，确定化学机械研磨或者干法刻蚀去除的第一非掺杂多晶硅层215和第一掺杂多晶硅层213的厚度，进一步对晶圆在所述沟槽延伸方向D1和所述沟槽排列方向D2的翘曲度，及晶圆在所述沟槽延伸方向D1和所述沟槽排列方向D1的翘曲度差值进行调整，持续改善晶圆翘曲度。
需要说明的是，本实施例中所述掺杂多晶硅中掺杂的掺杂离子可以为磷离子或硼离子，可以采用化学气相沉积工艺形成所述掺杂多晶硅层和非掺杂多晶硅层。具体可以根据制备的半导体器件的电学性能确定掺杂离子类型，并针对不同的掺杂离子适度调整半导体器件制备方法中的工艺参数，在保证半导体器件性能的前提下改善晶圆翘曲度。另外，在实际工艺过程中，沉积的掺杂多晶硅层的厚度比较厚，在掺杂多晶硅的工艺步骤中，前半部分沉积的掺杂多晶硅层的厚度满足器件要求且多出一部分，后半部分去掉掺杂源，直接沉积非掺杂多晶硅层，掺杂多晶硅层和非掺杂多晶硅层是同一个程式，分两步实现，不需要增加额外的工艺步骤和机台，节约成本和生产周期。
图7为不同制备方法下晶圆翘曲度的变化图。如图7所示，对于晶圆上形成的周期性排列的沟槽，深度为6μm，深宽比为15，沟槽长度为750μm，沟槽内壁的场氧化层的厚度为5500A，形成场氧化层的工艺温度为1050℃，如果采用现有制备方法，晶圆翘曲度在沟槽排列方向与沟槽延伸方向的差值为-620μm，通过本实施例提供的半导体器件的制备方法，逐步优化条件，晶圆翘曲度在沟槽排列方向与沟槽延伸方向的差值可以由原来的-620μm改善到52μm，效果非常明显，优化后的晶圆翘曲度完全符合预期，满足产品要求。另外，发明人通过实验验证，利用本实施例提供的制备方法可以调节的翘曲度范围在+/- 1000μm，解决了300mm晶圆上实现大规模量产深沟槽产品的瓶颈问题，提高生产效率和降低生产成本。
综上所述，本发明提供一种半导体器件的制备方法，包括在晶圆沟槽内壁形成场氧化层，接着在晶圆的第一表面和第二表面沉积掺杂多晶硅层，使沟槽上的掺杂多晶硅层高出所述第一表面一设定厚度，并在第一表面和第二表面的掺杂多晶硅层上沉积非掺杂多晶硅层，然后去除第一表面上的非掺杂多晶硅层及部分掺杂多晶硅层，至沟槽内掺杂多晶硅层的厚度符合器件性能要求。其中，掺杂多晶硅层的沉积温度和沉积厚度根据沟槽内形成场氧化层后晶圆的翘曲度及晶圆在沟槽延伸方向和沟槽排列方向的翘曲度差异确定的。本发明通过优化多晶硅沉积工艺条件调节深沟槽晶圆的翘曲度，既解决了300mm晶圆上实现大规模量产深沟槽产品的瓶颈问题，提高了生产效率，降低了生产成本，且不需要增加额外的工艺步骤和机台，节约成本和生产周期。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (13)

1.一种半导体器件的制备方法，其特征在于，包括：
提供晶圆，所述晶圆具有相对的第一表面和第二表面；
在所述第一表面形成沟槽；
在所述沟槽的内壁和所述第二表面形成场氧化层；
在所述第一表面和所述第二表面沉积掺杂多晶硅层，使所述沟槽上的掺杂多晶硅层高出所述第一表面一设定厚度；
在所述第一表面和所述第二表面的掺杂多晶硅层上沉积非掺杂多晶硅层；
去除所述第一表面上的非掺杂多晶硅层及部分掺杂多晶硅层，至所述沟槽内掺杂多晶硅层的厚度符合器件性能要求。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，在所述沟槽的内壁和所述第二表面形成场氧化层之后，所述第一表面和所述第二表面沉积掺杂多晶硅层之前，还包括：
测量所述晶圆在沟槽延伸方向和沟槽排列方向的翘曲度；
根据测量结果计算晶圆在所述沟槽延伸方向和所述沟槽排列方向需要调节的翘曲度，及晶圆在所述沟槽延伸方向和所述沟槽排列方向的翘曲度差值；
根据所述翘曲度和所述翘曲度差值，确定所述掺杂多晶硅层的沉积温度。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，在所述第一表面和所述第二表面沉积掺杂多晶硅层之前，还包括：
在确定所述掺杂多晶硅层的沉积温度的情况下，根据所述沟槽的深度、宽度、深宽比、掺杂多晶硅层填充效果及半导体器件的电性参数确定所述掺杂多晶硅层的沉积厚度。
4.根据权利要求3所述的半导体器件的制备方法，其特征在于，采用研磨工艺或者刻蚀工艺去除所述第一表面上的非掺杂多晶硅层及部分掺杂多晶硅层。
5.根据权利要求4所述的半导体器件的制备方法，其特征在于，在所述第一表面和所述第二表面沉积掺杂多晶硅层之前，还包括：根据所述研磨工艺或者所述刻蚀工艺的工艺要求确定所述第二表面沉积的所述掺杂多晶硅层和所述非掺杂多晶硅层的总厚度。
6.根据权利要求5所述的半导体器件的制备方法，其特征在于，在所述第一表面和所述第二表面的掺杂多晶硅层上沉积非掺杂多晶硅层之后，去除所述第一表面上的非掺杂多晶硅层及部分掺杂多晶硅层之前，还包括：
测量所述晶圆在沟槽延伸方向和沟槽排列方向的翘曲度；
根据测量结果，确定去除的所述第一表面上的非掺杂多晶硅层及部分掺杂多晶硅层的厚度，调整所述晶圆的翘曲度。
7.根据权利要求1所述的半导体器件的制备方法，其特征在于，在所述第一表面和所述第二表面的掺杂多晶硅层上沉积非掺杂多晶硅层包括：采用不同沉积温度和不同沉积厚度的非掺杂多晶硅层组合进行多步沉积。
8.根据权利要求1所述的半导体器件的制备方法，其特征在于，在所述第一表面和所述第二表面的掺杂多晶硅层上沉积非掺杂多晶硅层后还包括：在所述非掺杂多晶硅层上进行掺杂多晶硅层与非掺杂多晶硅层的循环沉积。
9.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第二表面沉积的所述掺杂多晶硅层和所述非掺杂多晶硅层的总厚度的范围为8000Å~20000Å。
10.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述设定厚度的范围为1800Å~2500Å。
11.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述掺杂多晶硅的沉积温度的范围为500℃~600℃。
12.根据权利要求1所述的半导体器件的制备方法，其特征在于，采用高温热氧化工艺形成所述场氧化层，工艺温度的范围为700℃~1200℃，所述场氧化层的厚度的范围为300Å~8000Å。
13.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述沟槽的深度的范围为5μm~10μm，深宽比的范围为8~18。
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