CN113921553A - 绝缘结构形成方法 - Google Patents

绝缘结构形成方法 Download PDF

Info

Publication number
CN113921553A
CN113921553A CN202110783406.1A CN202110783406A CN113921553A CN 113921553 A CN113921553 A CN 113921553A CN 202110783406 A CN202110783406 A CN 202110783406A CN 113921553 A CN113921553 A CN 113921553A
Authority
CN
China
Prior art keywords
layer
substrate
trench
region
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110783406.1A
Other languages
English (en)
Inventor
诺伯特·穆西
塞德里克·吉鲁加朗波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Publication of CN113921553A publication Critical patent/CN113921553A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及一种在第一半导体衬底(100)的内部和顶部上形成绝缘结构(605)的方法，包括以下步骤：a)形成从第一衬底(100)的第一表面(100T)在第一衬底中垂直延伸的沟槽(107)；b)利用多晶硅区从第一衬底的第一表面填充沟槽；c)在第一衬底的与第一表面相对的第二表面(100B)的侧部上减薄第一衬底，以暴露沟槽的底部处的多晶硅区；d)从第一衬底的第二表面去除多晶硅区；以及e)利用金属(601)从第一衬底的第二表面填充沟槽。

Description

绝缘结构形成方法
技术领域
本公开总体上涉及集成电路领域。它更特别地涉及集成电路中电和/或光学绝缘结构的形成。
背景技术
许多集成电路包括绝缘结构。这种结构能够使同一芯片的不同元件或不同区彼此电绝缘和/或光学绝缘。
在此特别地考虑在图像传感器中电绝缘和/或光学绝缘结构的形成。这种绝缘结构特别地可以用于将图像传感器的不同像素的感光区域彼此绝缘，或者在同一像素内将感光区域与像素的存储器区域绝缘。
发明内容
需要改进已知的绝缘结构形成方法。
实施例克服了已知绝缘结构形成方法的缺点中的全部或部分。
实施例提供了一种在第一半导体衬底的内部和顶部上形成绝缘结构的方法，包括以下步骤：
a)形成从第一衬底的第一表面在第一衬底中垂直延伸的沟槽；
b)利用多晶硅区从第一衬底的第一表面填充沟槽；
c)在第一衬底的与第一表面相对的第二表面的侧部上减薄第一衬底，以暴露沟槽的底部处的多晶硅区；
d)从第一衬底的第二表面去除多晶硅区；以及
e)利用金属从第一衬底的第二表面填充沟槽。
根据实施例，该方法还包括在步骤b)和步骤c)之间将第一衬底的第一表面结合到第二衬底的表面的步骤。
根据实施例，该方法还包括在步骤a)和步骤b)之间，在沟槽的侧壁和底部上形成第一电绝缘层的步骤。
根据实施例，该方法还包括在步骤a)和形成第一电绝缘层的步骤之间，沉积涂覆了沟槽的侧壁和底部的多晶硅层的步骤。
根据实施例，该方法还包括在步骤d)和步骤e)之间，从沟槽的侧壁和底部去除第一电绝缘层的步骤。
根据实施例，该方法还包括在步骤b)和步骤c)之间的步骤，在该步骤中：
-从沟槽的深度的一部分上去除多晶硅区；
-在多晶硅区的自由上表面上形成第二电绝缘层；以及
-完成沟槽的填充。
根据实施例，利用多晶硅来完成沟槽的填充。
根据实施例，利用金属来完成沟槽的填充。
根据实施例，所述绝缘结构使图像传感器的像素或图像传感器的像素的半导体区域侧向分离。
附图说明
本发明的前述和其他特征和优点将在下面结合附图对具体实施例和实施模式的非限制性描述中详细讨论，在附图中：
图1是示出形成绝缘结构的方法的第一实施模式的步骤的局部简化截面图；
图2是示出形成绝缘结构的方法的第一实施模式的另一步骤的局部简化截面图；
图3是示出形成绝缘结构的方法的第一实施模式的又一步骤的局部简化截面图；
图4是示出形成绝缘结构的方法的第一实施模式的又一步骤的局部简化截面图；
图5是示出形成绝缘结构的方法的第一实施模式的又一步骤的局部简化截面图；
图6是示出形成绝缘结构的方法的第一实施模式的又一步骤的局部简化截面图；
图7是示出形成绝缘结构的方法的第一实施模式的变型的步骤的局部简化截面图；
图8是示出形成绝缘结构的方法的第一实施模式的变型的另一步骤的局部简化截面图；
图9是示出形成绝缘结构的方法的第二实施模式的步骤的局部简化截面图；
图10是示出形成绝缘结构的方法的第二实施模式的另一步骤的局部简化截面图；
图11是示出形成绝缘结构的方法的第二实施模式的又一步骤的局部简化截面图；
图12是示出形成绝缘结构的方法的第二实施模式的又一步骤的局部简化截面图；
图13是示出形成绝缘结构的方法的第二实施模式的又一步骤的局部简化截面图；
图14是示出形成绝缘结构的方法的第二实施模式的又一步骤的局部简化截面图；
图15是沿着图14的平面A-A的、示出形成绝缘结构的方法的第二实施模式的又一步骤的局部简化截面图；
图16是示出形成绝缘结构的方法的第二实施模式的变型的步骤的局部简化截面图；以及
图17是示出形成绝缘结构的方法的第二实施模式的变型的另一步骤的局部简化截面图。
具体实施方式
在不同的附图中，相同的特征由相同的附图标记表示。特别地，不同实施例和实施模式共有的结构和/或功能元件可以用相同的附图标记指代，并且可以具有相同的结构、尺寸和材料特性。
为了清楚起见，仅示出并将详细描述对理解所描述的实施例和实施模式有用的那些步骤和元素。具体而言，绝缘结构所针对的器件和应用没有详细描述，所描述的实施例和实施模式与包括绝缘结构的通常器件和应用兼容。
除非另有说明，否则当对连接在一起的两个元件进行引用时，这表示除了导体之外没有任何中间元件的直接连接，而当对耦接在一起的两个元件进行引用时，这表示这两个元件可以连接或者它们可以经由一个或多个其他元件耦接。
在以下描述中，当提及限定绝对位置(诸如术语“前部”、“后部”、“顶部”、“底部”、“左部”、“右部”等)或相对位置(诸如术语“上方”、“下方”、“上部”、“下部”等)的术语、或提及限定方向的术语(诸如术语“水平”、“垂直”等)时，除非另有说明，否则其指的是附图的取向。
除非另有说明，否则表述“大约”、“近似”、“基本上”和“在……的量级”表示在10％以内，优选地在5％以内。
上文中的图1至图6示出了形成绝缘结构的方法的第一实施模式的示例的连续步骤。通过这种方法形成的绝缘结构可以例如对应于具有例如在申请人先前提交的专利申请WO201850996中描述的类型的垂直PN结的SPAD(Single Photon Avalanche Diode，单光子雪崩二极管)型光电二极管的外围绝缘沟槽。
图1是示出形成绝缘结构的方法的第一实施模式的步骤的局部简化截面图。
在这个步骤期间，通过提供衬底100开始。衬底100例如从由半导体材料制成的晶圆或一片晶圆获得。在图1的取向中，衬底100的下表面和上表面分别标记为100B和100T。
在所示的示例中，衬底100包括涂覆有另一层103的支撑层101。层103在支撑层101的整个上表面上方连续延伸。在这个示例中，层103涂覆有又一层105。层105在层103的整个上表面上方连续延伸。
支撑层101由半导体材料制成，例如由P型掺杂硅制成。例如，支撑层101具有小于5x 1014个原子/cm3的掺杂率。层103由半导体材料制成，例如由N型掺杂的硅制成。例如，层103具有大约等于1013个原子/cm3的掺杂水平。层105由半导体材料制成，例如由P型掺杂的硅制成。例如，层105具有在从1x 1016个原子/cm3至7x 1017个原子/cm3的范围内的掺杂率。
例如，层103具有在500nm至2μm的范围内的厚度。层105例如具有在1μm至40μm的范围内的厚度。
例如，首先通过在支撑层101的上部部分中离子注入掺杂元素来形成层103，之后通过从层103的上表面外延形成层105。
在图1中示出的步骤期间，然后在衬底100的上表面100T的侧部上形成一个或多个沟槽107。沟槽107从表面100T朝向衬底100的下表面100B垂直延伸。在所示的示例中，沟槽107是非贯通的，即它们不出现在衬底100的下表面100B的侧部上。更准确地说，在这个示例中，沟槽107完全穿过层105，并且部分穿透到层103的厚度中。作为变型，沟槽107完全穿过层103，并且部分穿透到支撑层101的厚度中。在俯视图中，沟槽107例如形成侧向界定层105中的多个P型掺杂半导体岛部的连续栅极。每个岛部例如对应于具有上述专利申请WO201850996中描述的类型的图像传感器的像素的垂直PN结的SPAD光电二极管的半导体阳极区。
例如，沟槽107具有在从200nm至2μm范围内的宽度W和在从5μm至40μm范围内的深度D。
在所示的示例中，衬底100还包括接触区109。接触区109例如是掺杂水平大于层105的掺杂水平的P型掺杂、位于层105的上部部分中。例如，由沟槽107侧向界定的每个P型岛部包括接触区109，该接触区在俯视图中位于岛部的中心部分中。
图2是示出形成绝缘结构的方法的第一实施模式的另一步骤的局部简化截面图。
在这个步骤期间，沟槽107的内壁，换句话说，沟槽107的侧壁和底部一体涂覆有多晶硅层201。在这个示例中，多晶硅层201是N型掺杂的。例如，层201具有在从1017个原子/cm3至1020个原子/cm3的范围内的掺杂率。调节覆盖每个沟槽107的内壁的层201的厚度，使得层201不完全填充沟槽107。例如，层201的厚度在从100nm至500nm的范围内，例如，等于大约200nm。
层201例如通过化学气相沉积(chemical vapor deposition，CVD)形成。
在所示的示例中，然后在每个沟槽107的侧壁和底部上形成电绝缘层203。层203例如由氧化硅制成。作为变体，层203例如由氮氧化硅制成。在所示的示例中，层203涂覆每个沟槽107的内部的层201。调节层203的厚度，使得层203不完全填充沟槽107。例如，层203的厚度在从5nm至50nm的范围内，例如，等于大约20nm。
层203例如通过多晶硅层201的热氧化形成。
作为变型，层203例如通过原子层沉积(atomic layer deposition，ALD)形成，例如通过等离子体增强原子层沉积(plasma-enhanced atomic layer deposition，PEALD)形成。
然后利用多晶硅区205填充沟槽107。在这个示例中，多晶硅区205是N型掺杂的。例如，区205具有在从1017个原子/cm3至1020个原子/cm3的范围内的掺杂率。例如，区205具有在从100nm至200nm的范围内的宽度，例如，等于大约150nm。
区205例如通过化学气相沉积形成。
图3是示出形成绝缘结构的方法的第一实施模式的又一步骤的局部简化截面图。
在这个步骤期间，在衬底100的上表面侧100T上形成互连网状物(interconnection network)300。更准确地说，在所示的示例中，互连网状物300在衬底100的整个上表面100T上方延伸。在图3的取向中，互连网状物300的下表面和上表面分别标记为300B和300T。
例如，互连网状物300由包括通过介电层彼此分离的金属化层级的堆叠形成。互连网状物300的每个金属化层级通常包括相同金属层的彼此电绝缘的多个分离部分。在所示的示例中，互连网状物300还包括导电通孔。这些导电通孔特别地使得能够互连形成了不同金属化层级的一部分的金属层的多个部分。
一般而言，互连网状物300确保位于与衬底100的上表面100T相对的其下表面300B以及其上表面300T之间的电连接的布线(routing)功能。在所示的示例中，与表面300B齐平的互连网状物300的通孔在衬底100的上表面100T的水平处与层201、区205和接触区109接触。
在图3中示出的示例中，在每个沟槽107中，布置在沟槽中的层201和区205通过互连网状物300的通孔和/或金属化部彼此电连接。
图4是示出形成绝缘结构的方法的第一实施模式的又一步骤的局部简化截面图。
图4更精确地示出了将包括衬底100和互连网状物300的组件转移到另一衬底400上的步骤。更具体地，在所示的示例中，衬底100相对于图3的取向翻转并被转移到衬底400上，使得互连网状物300的表面300T与衬底400的上表面400T接触。两个结构例如通过互连网状物300的表面300T与衬底400的表面400T的直接结合或分子结合而彼此附着。
衬底400例如从由半导体材料(例如硅)制成的晶圆或一片晶圆获得。在所示的示例中，衬底400包括与其上表面400T齐平的接触元件。例如，衬底400的接触元件由金属制成，例如由铜制成。
在所示的示例中，衬底400的接触元件位于与互连网状物300的表面300T齐平的金属层部分相对。在将图3的步骤结束时获得的结构转移到衬底400上时，金属层部分与互连网状物300的表面300T齐平，因此接触与衬底400的表面400T齐平的接触元件。
然后，衬底100在其表面100B的侧部上被减薄，例如通过研磨。在所示的示例中，衬底100更特别地被减薄以暴露每个沟槽107底部处的区205。衬底100的研磨之后例如是化学机械抛光(chemical mechanical polishing，CMP)步骤。
在图1中示出的情况(其中沟槽107穿过层103的厚度停止)下，支撑层101(图4中未示出)例如在衬底100的减薄步骤结束时被完全去除，而层103例如仅被部分去除。换句话说，在这个示例中，层103的厚度的一部分保持在衬底100的表面100B的侧部上。
在所示的示例中，在衬底100减薄的操作结束时，层201的分离部分201’、层203的分离部分203’和区205与层103的上表面齐平。
图5是示出形成绝缘结构的方法的第一实施模式的又一步骤的局部简化截面图。
在这个步骤期间，层501沉积在图4的步骤结束时获得的结构的上表面侧上，即层103的上表面侧上。层501例如是所谓的硬掩模层，例如由氮化硅或由氮氧化硅制成。例如，层501具有单层结构。作为变型，层501具有多层结构。
层501例如首先沉积在结构的整个上表面上方，之后例如通过光刻在层501中形成局部贯通开口503，以暴露每个区205的上表面中的全部或部分，而不暴露层201的部分201’或层103的上表面。
用于形成与每个区205对齐的开口503的蚀刻掩模(未示出)的对准例如通过使用对准标记(未示出)来执行，该对准标记例如从衬底100的表面100T垂直延伸。例如，对准标记穿过并例如延伸穿过层105和层103，在图5的取向上向下到达层103的上表面。
作为变型，对准标记是非贯通的，并且例如穿过层105的厚度停止。在非贯通对准标记的情况下，可以提供暴露这些对准标记，例如通过从结构的上表面蚀刻，以简化光刻蚀刻掩模相对于衬底100的对准操作。作为变型，可以提供例如，在蚀刻之前，形成从层103的上表面垂直延伸穿过层103厚度的其他对准标记(未示出)。如果需要，对准标记例如被形成为与从衬底100的表面100T垂直延伸的对准标记对齐。
在所示的示例中，区205然后通过蚀刻被完全去除。区205例如通过暴露于等离子体而被去除。所使用的等离子体例如被选择成选择性地蚀刻层203的各部分203’上方的区205。例如，用于去除区205的等离子体是基于六氟化硫的等离子体。
在每个沟槽107的内部，牺牲区205的去除形成凹部505。在所示的示例中，每个凹部505由层203的部分203’被侧向界定，并由互连网状物300的表面300B垂直界定。
图6是示出形成绝缘结构的方法的第一实施模式的又一步骤的局部简化截面图。
在这个步骤期间，每个凹部505利用金属601从衬底100的表面100B进行填充。沟槽107例如完全利用金属601填充。在所示的示例中，金属601也填充层501的开口503，使得沉积在开口503内部的金属601与层501的上表面齐平。例如，用于填充凹部505和开口503的金属601来自包括铜、铝和钨、或者这些金属中的一种或多种的合金的组的金属。
在所示的示例中，然后利用另一层603涂覆该结构的上表面。层603在结构的整个上表面上方连续延伸。更准确地说，层603例如覆盖层501的上表面和与层501的上表面齐平的金属601。例如，层603是例如由介电材料制成的钝化层，从而能够保护金属601免受氧化。层603例如由与层501相同的材料制成，例如由氮化硅制成。
在前面结合图1至图6描述的步骤结束时，获得形成在衬底100的内部和顶部上的绝缘结构605。绝缘结构605例如确保层105的不同岛部之间的电绝缘(通过PN结绝缘)的功能。作为示例，层201的部分201’对应于具有以上提及的专利申请WO201850996中描述的类型的图像传感器的垂直PN结的SPAD光电二极管的半导体阴极区。
进一步，由于沟槽107内部存在金属601，绝缘结构605可以确保衬底100的区域之间的光学绝缘的功能，例如通过至少部分反射入射光线。这种光学绝缘功能在图像传感器(例如在以上提及的专利申请WO201850996中描述的类型的传感器)中特别有用，其中特别期望避免传感器的相邻像素之间的串扰现象。
结合图1至图6描述的方法的优点在于，仅在将衬底100转移到衬底400上以及将衬底100结合到衬底400的步骤之后，才执行利用金属填充沟槽107以形成金属区601。
这特别地能够降低衬底100被金属污染的风险。实际上，在将衬底100结合到衬底400的步骤期间，组件可以经受相对较高的温度，如果沟槽107在这个步骤处已经被金属填充，则这可能导致金属扩散到衬底100中。
这还能够限制在将衬底100结合到衬底400的步骤期间组件所经受的机械应力。实际上，金属601具有不同于该结构的其他材料的膨胀系数的热膨胀系数。在结合操作期间，这种膨胀系数的差异可能导致相对高的应力，或者甚至结构中的位错，这可能不利地影响所形成的器件的操作。
上文结合图1至图6描述的第一实施模式的另一优点在于，在图4中示出的衬底100的减薄的操作之后执行利用金属601填充沟槽107的事实。这特别地能够简化这种减薄操作，并获得比来自图2的步骤开始的沟槽107中包含金属601的结构所获得的质量更好的质量的表面。
在下文中，图7和图8示出了先前结合图1至图6讨论的形成绝缘结构的方法的第一实施模式的变型的连续步骤。
图7和图8的变型与前面结合图1至图6所描述的不同之处主要在于，在这个变型中，不仅区205被去除，而且层203的部分203’也被去除。
图7是示出形成绝缘结构的方法的第一实施模式的变型的步骤的局部简化截面图。
在这个步骤期间，例如，它从类似于前面结合图5描述的结构的结构开始。然后去除层203的部分203’，以暴露每个沟槽107的内部的层201的部分201’。在实践中，层203的部分例如通过将层203的部分203’暴露于气相氢氟酸来去除。
层203的部分203’的去除导致在每个沟槽107的内部形成凹部705。在所示的示例中，每个凹部705由层201的部分201’侧向界定，并由互连网状物300的表面300B垂直界定。
图8是示出形成绝缘结构的方法的第一实施模式的变型的另一步骤的局部简化截面图。
在这个步骤期间，每个凹部705利用金属801从衬底100的表面100B进行填充。沟槽107例如完全利用金属801填充。在所示的示例中，金属801也填充层501的开口503，使得沉积在开口503的内部的金属801与层501的上表面齐平。用于填充凹部705和开口503的金属801例如与用于填充凹部505的金属相同，如前面结合图6所讨论的那样。
在所示的示例中，然后用另一层803(例如类似于图6的层603)涂覆该结构的上表面。更特别地，层803例如是能够保护金属801免受氧化的钝化层。
与结合图1至图6描述的第一实施模式(其中填充沟槽107的金属601通过层203的部分203’与层201的部分201’绝缘)相比，结合图7和图8描述的变型能够获得其中填充沟槽107的金属801与层201的部分201’接触的绝缘结构805。
上文结合图7和图8描述的变型具有类似于结合图1至图6描述的第一实施模式的优点。
上文中的图9至图15示出了形成绝缘结构的方法的第二实施模式的示例的连续步骤。图9至图15的第二实施模式与前面结合图1至图8描述的第一实施模式的不同之处主要在于，在第二实施模式中，沟槽107的内壁没有涂覆多晶硅层201。在这种情况下，沟槽107可以具有比第一实施模式中更小的宽度。例如，层107具有在100nm至1μm的范围内的厚度。
图9是示出形成绝缘结构的方法的第二实施模式的步骤的局部简化截面图。
在这个步骤期间，例如，它从类似于前面结合图1描述的结构的结构开始。在所示的示例中，然后在沟槽107的内壁(换句话说在沟槽107的侧壁和底部)上形成电绝缘层903。层903例如由氧化硅制成。作为变型，保护层903由氮氧化硅制成。调节层903的厚度，使得层903不完全填充沟槽107。例如，层903的厚度在从5nm至50nm的范围内，例如，等于大约20nm。
层903例如通过沟槽107的内壁的热氧化形成。
例如，层903还通过原子层沉积形成，例如通过等离子体增强的原子层沉积。沉积例如在前面形成在沟槽107内壁上的热氧化物上进行。
作为变型，层903还通过原子层沉积一体形成，例如通过等离子体增强的原子层沉积。沉积例如直接在沟槽107的内壁上进行。在这种情况下，热氧化物被省略。
然后利用多晶硅区905填充沟槽107。例如，区905具有在从100nm至900nm的范围内的宽度，例如，等于大约150nm。
区905例如通过化学气相沉积形成。
图10是示出形成绝缘结构的方法的第二实施模式的另一步骤的局部简化截面图。
在这个步骤期间，至少特定多晶硅区905被部分去除，以仅保留这些区905的下部部分905’。在图10中示出的示例中，位于结构的左手侧上和中心处的多晶硅区905被部分蚀刻，并且位于结构的右手侧的区905保持完整。
在所示的示例中，例如由树脂制成的掩模层1001首先沉积在衬底100的上表面侧100T上。
在这个步骤期间，例如通过光刻蚀刻，在层1001中形成局部贯通开口，以至少部分地暴露期望被部分去除的每个区905(即，在所示的示例中位于结构的左手侧上和中心处的区905)的上表面。
用于局部地蚀刻层1001的蚀刻掩模(未示出)的对准例如类似于之前结合图5描述的内容进行。
在所示的示例中，与位于左手侧上和中部中的区905垂直对齐的开口因此形成在层1001中，而位于右手侧上的区905保持完全利用层1001覆盖。
暴露的区905(即没有利用层1001覆盖的那些区)然后被部分去除，例如通过在层903的氧化物上方选择性蚀刻多晶硅。然后通过将这些区905暴露于基于六氟化硫的等离子体来进行要被部分去除的区905的蚀刻。
在蚀刻结束时剩余的区905的下部部分905’的厚度例如通过调节蚀刻时间(换句话说，没有被层1001保护的区905暴露于等离子体的时间)来控制。
在未利用层1001覆盖的每个沟槽107的内部，暴露的区905的部分蚀刻导致在区905的未蚀刻下部部分905’上方形成凹部1003。在所示的示例中，每个凹部1003由层903侧向界定并由蚀刻结束时保留的区905的部分905’垂直界定。
图11是示出形成绝缘结构的方法的第二实施模式的又一步骤的局部简化截面图。
在这个步骤期间，在沟槽107的未利用层1001保护的部分中，我们形成涂覆在图11的部分蚀刻步骤结束时留下的多晶硅表面的电绝缘层1101。例如，层1101是氧化硅层。层1101例如类似于如前面结合图10所讨论的那样层903而被形成。
然后完成沟槽107未被层1001保护的部分的填充。在所示的示例中，沟槽107的未被层1001保护的部分利用区1103填充。区1103例如由多晶硅制成。作为变型，区1103可以由金属制成，例如由铜、由铝、由钨、由钛或由这些金属中的一种或多种的合金制成。
图12是示出形成绝缘结构的方法的第二实施模式的又一步骤的局部简化截面图。
在这个步骤期间，去除层1001，并且在衬底100的上表面侧100T上形成互连网状物1200。更准确地说，在所示的示例中，互连网状物1200在衬底100的整个上表面100T上方延伸。在图12的取向中，互连网状物1200的下表面和上表面分别标记为1200B和1200T。
例如，图12的互连网状物1200类似于前面结合图3描述的互连网状物300。例如，互连网状物1200包括金属层部分和通孔，使得能够确保表面1200B和表面1200T之间的电连接的布线功能。
在图12所示的示例中，互连网状物1200：
-将沟槽107中的一个的区1103连接到与表面1200T齐平的金属层部分；以及
-将每个接触区109连接到与表面1200T齐平的金属层部分。
然而，这个示例不是限制性的，本领域技术人员能够根据目标应用来适配互连网状物1200。
图13是示出形成绝缘结构的方法的第二实施模式的又一步骤的局部简化截面图。
图13更精确地示出了将包括衬底100和互连网状物1200的组件转移到另一衬底1300上的步骤。更具体地，在所示的示例中，衬底100相对于图12的取向翻转并被转移到衬底130上，使得互连网状物1200的表面1200T与衬底1300的上表面1300T接触。两个结构例如通过互连网状物1200的表面1200T与衬底1300的表面1300T的直接结合或分子结合而彼此附着。
衬底1300例如类似于前面结合图4描述的衬底400。
在所示的示例中，衬底1300包括与和互连网状物1200的表面1200T齐平的金属层部分相对的接触元件。在将图12的步骤结束时获得的结构转移到衬底1300上期间，金属层部分与互连网状物1200的表面1200T齐平，因此接触与衬底1300的表面1300T齐平的接触元件。
然后，衬底100在其表面100B的侧部上被减薄，例如通过研磨。在所示的示例中，衬底100更特别地被减薄以暴露沟槽107的底部处的区905和部分905’。衬底100的研磨之后例如是化学机械抛光步骤。
在其中沟槽107穿过层103的厚度停止的情况下，支撑层101(图13中未示出)例如在衬底100的减薄的操作结束时被完全去除，而层103例如仅被部分去除。类似于图4的步骤，层103的厚度的一部分保留在衬底100的表面100B的侧部上。
在所示的示例中，层903、区905和部分905’的分离部分903’与层103的上表面齐平。
图14是示出形成绝缘结构的方法的第二实施模式的又一步骤的局部简化截面图。
在这个步骤期间，层1401沉积在层103的上表面侧上的结构上。例如，层1401具有多层结构，包括例如由介电材料(例如由二氧化铪)制成的所谓钝化层和例如由氮氧化硅制成的所谓硬掩模层。
在这个步骤期间，层1401被蚀刻以暴露区905和905’的上表面的全部或部分。
层1401的蚀刻操作例如通过光刻蚀刻来进行。
用于局部蚀刻层1401的蚀刻掩模(未示出)的对准例如类似于之前结合图5描述的内容进行。
在层1401中制成的开口例如在截面视图中具有基本上等于区905的和部分905’的宽度的宽度。
类似于前面结合图6和图8所讨论的内容，然后去除区905和部分905’。区905和部分905’的去除产生凹部，然后这些凹部分别利用金属填充，以获得替代半导体区905的金属区1403，以及替代半导体部分905’的金属区1403’。区1403的金属例如与区1403’的金属相同。沟槽107例如利用区1403、1403’的金属一体填充。在所示的示例中，金属还填充层1401的开口，使得金属区1403、1403’与层1401的上表面齐平。例如，区1403、1403’的金属与图6的区601的金属相同。
在所示的示例中，然后利用另一层1405涂覆该结构的上表面。层1405在结构的整个上表面上连续延伸。更准确地说，层1405例如覆盖层1401的和与层1401的上表面齐平的金属区1403、1403’的上表面。例如，层1405是能够保护金属1403、1403’免受氧化的钝化层。层1405例如由介电材料制成，例如由氮化硅制成。
图15是沿着图14的平面A-A的、示出形成绝缘结构的方法的第二实施模式的又一步骤的局部简化截面图。
图15更精确地示出了这样的情况，其中在图10的步骤处，位于结构中心处的区905已经被蚀刻，使得在蚀刻结束时获得的部分905’的区与衬底100的表面100T齐平。因此，例如获得了具有特定沟槽107的绝缘结构1505，其包括通过氧化物层1101与金属1403’电绝缘的区1103。在所示的示例中，由互连网状物1200的不同通孔接触区1103和金属1403’。这例如能够独立地偏置区1103和金属1403’，这在某些应用中可能是有用的。
上文结合图9至图15描述的第二实施模式具有与结合图1至图6描述的第一实施模式相似的优点。像绝缘结构605一样，绝缘结构1500可以使得能够确保电绝缘和光学绝缘功能两者。
其中在图10的步骤期间特定区905被部分去除以形成部分905’并且其他区905保持完整的示例已经在上文中结合图9至图15进行了描述。然而，这个示例不是限制性的，并且本领域技术人员特别地能够将上述实施例和实施模式适配于其中任何数量的区905或者甚至所有区905被部分蚀刻以仅保留这些区的下部部分905’的情况。
进一步，尽管上文中已经结合图1至图15描述了衬底100包括掺杂硅层103的示例，但是作为变型，层103可以被省略。基于上述指示，将所描述的实施例和实施模式适配于其中省略层103的情况(例如适配于衬底100完全由非掺杂硅制成的情况)在本领域技术人员的能力范围内。
图16和图17示出了先前结合图9至图15讨论的形成绝缘结构的方法的第二实施模式的变型的连续步骤。
图16和图17的变型与前面已经结合图9至图15描述的不同之处主要在于，在这个变型中，衬底100被绝缘体上硅(silicon on insulator，SOI)类型的衬底1600代替。
衬底1600更准确地说包括涂覆有另一层1603的支撑层1601。层1603在支撑层1601的整个上表面上方连续延伸。层1603涂覆有又一层1605，该又一层在层1603的整个上表面上方连续延伸。
层1601由半导体材料(例如硅)制成。层1603由电绝缘材料(例如氧化硅)制成。层1605由半导体材料(例如硅)制成。
在这个阶段，衬底1600具有在从500μm至1mm的范围内的厚度，例如对于具有200mm直径的晶圆等于约725μm、或者对于具有300mm直径的晶圆等于约775μm。例如，层1603具有在从50nm至2μm的范围内的厚度，例如等于1.5μm。
图16是示出形成绝缘结构的方法的第二实施模式的变型的步骤的局部简化截面图。
图16中示出的步骤例如类似于先前结合图12描述的步骤，不同之处在于，在图16中，衬底100被衬底1600代替。在所示的示例中，沟槽107从衬底1600的上表面1600T朝向衬底1600的下表面1600B垂直延伸。沟槽107是非贯通的，也就是说，它们不会出现在衬底1600的下表面侧1600B上。更准确地说，在这个示例中，沟槽107完全穿过层1605和1603，并且部分穿透到支撑层1601的厚度中。
在所示的示例中，前面形成在沟槽107的内壁上的氧化物层903在层1603的下方延伸。
图17是示出形成绝缘结构的方法的第二实施模式的变型的另一步骤的局部简化截面图。
例如，图17中示出的步骤类似于前面结合图13描述的步骤，不同之处在于，在图17中，当到达层1603时，即，在去除了涂覆沟槽107的底部的层903的部分之后，停止衬底1600的减薄。因此，区905和部分905’被暴露，而不必实施前面结合图14描述的层1401的沉积和结构化操作。在这种情况下，层1603有利地起到类似于层1401的硬掩模的硬掩模作用。
结合图16和图17描述的变型的优点在于，使用SOI型衬底1600特别地能够取消在沟槽107的底部处暴露区905和部分905’之前的对准操作。
已经描述了各种实施例、实施模式和变型。本领域技术人员将理解，这些不同实施例、实施模式和变型的某些特征可以被组合，并且本领域技术人员将想到其他变型。特别地，结合图16和图17讨论的变型可以适于结合图1至图6讨论的第一实施模式以及结合图7和图8讨论的变型。进一步，图9至图15的第二实施模式可转换为图1至图6的第一实施模式以及图7和图8的变型。
进一步，通过省略多晶硅层201来形成深沟槽绝部缘(DTI)(例如电容性深沟槽绝缘部(CDTI))来适应结合图1至图6描述的第一实施模式将在本领域技术人员的能力范围内。
最后，基于上文给出的功能指示，所描述的实施例、实施模式和变型的实际实施方式在本领域技术人员的能力范围内。特别地，本领域技术人员能够在期望电绝缘和/或光学绝缘的任何类型的设备中利用所描述的实施例和实施模式。

Claims (9)

1.一种在第一半导体衬底(100；1600)的内部和顶部上形成绝缘结构(605；805；1505)的方法，包括以下步骤：
a)形成从所述第一衬底(100；1600)的第一表面(100T；1600T)在所述第一衬底中垂直延伸的沟槽(107)；
b)利用多晶硅区(205；905)从所述第一衬底的第一表面填充所述沟槽；
c)在所述第一衬底的与所述第一表面相对的第二表面(100B；1600B)的侧部上减薄所述第一衬底，以暴露所述沟槽的底部处的所述多晶硅区；
d)从所述第一衬底的第二表面去除所述多晶硅区；以及
e)利用金属(601；801；1403；1403')从所述第一衬底的第二表面填充所述沟槽。
2.根据权利要求1所述的方法，还包括在步骤b)和步骤c)之间，将所述第一衬底(100；1600)的第一表面(100T；1600T)结合到第二衬底(400；1300)的表面(400T；1300T)的步骤。
3.根据权利要求1所述的方法，还包括在步骤a)和步骤b)之间，在所述沟槽(107)的侧壁和底部上形成第一电绝缘层(203；903)的步骤。
4.根据权利要求3所述的方法，还包括在步骤a)和形成所述第一电绝缘层(203；903)的步骤之间，沉积涂覆了所述沟槽(107)的侧壁和底部的多晶硅层(201)的步骤。
5.根据权利要求4所述的方法，还包括在步骤d)和步骤e)之间，从所述沟槽(107)的侧壁和底部去除所述第一电绝缘层(203；903)的步骤。
6.根据权利要求1所述的方法，进一步包括在步骤b)和步骤c)之间的包括以下的步骤：
-从所述沟槽(107)的深度(D)的一部分上去除所述多晶硅区(205；905)；
-在所述多晶硅区的自由上表面上形成第二电绝缘层(1101)；以及
-完成所述沟槽的填充。
7.根据权利要求6所述的方法，其中利用多晶硅来完成所述沟槽(107)的所述填充。
8.根据权利要求6所述的方法，其中利用金属来完成所述沟槽(107)的所述填充。
9.根据权利要求1所述的方法，其中所述绝缘结构(605；805；1505)侧向分离了图像传感器的像素或图像传感器像素的半导体区域。
CN202110783406.1A 2020-07-10 2021-07-12 绝缘结构形成方法 Pending CN113921553A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR20/07356 2020-07-10
FR2007356A FR3112421B1 (fr) 2020-07-10 2020-07-10 Procédé de réalisation d’une structure d’isolation

Publications (1)

Publication Number Publication Date
CN113921553A true CN113921553A (zh) 2022-01-11

Family

ID=73038126

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110783406.1A Pending CN113921553A (zh) 2020-07-10 2021-07-12 绝缘结构形成方法

Country Status (3)

Country Link
US (1) US11901395B2 (zh)
CN (1) CN113921553A (zh)
FR (1) FR3112421B1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US8294240B2 (en) * 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
KR101732975B1 (ko) * 2010-12-03 2017-05-08 삼성전자주식회사 반도체 장치의 제조 방법
KR102591546B1 (ko) * 2016-09-02 2023-10-24 에스케이하이닉스 주식회사 가드 댐들을 갖는 이미지 센서
FR3056019B1 (fr) 2016-09-13 2018-10-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Photodiode de type spad
FR3059464B1 (fr) * 2016-11-29 2019-03-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit electronique comprenant des tranchees d'isolation electrique
FR3103635A1 (fr) 2019-11-26 2021-05-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Capteur d'images comportant une pluralité de photodiodes SPAD

Also Published As

Publication number Publication date
FR3112421B1 (fr) 2022-11-11
US20220013574A1 (en) 2022-01-13
FR3112421A1 (fr) 2022-01-14
US11901395B2 (en) 2024-02-13

Similar Documents

Publication Publication Date Title
EP3224866B1 (en) Monolithic integration techniques for fabricating photodetectors with transistors on same substrate
KR102300877B1 (ko) Bsi 이미지 센서에서 자기 정렬된 그리드들을 형성하는 방법
US20230253429A1 (en) Semiconductor substrate with passivated full deep-trench isolation
US20090258472A1 (en) Semiconductor array and method for manufacturing a semiconductor array
US6492683B2 (en) Semiconductor device with SOI structure and method of manufacturing the same
US10892291B2 (en) Bonding pad architecture using capacitive deep trench isolation (CDTI) structures for electrical connection
CN115084180B (zh) 背照式图像传感器及其制作方法
TWI771875B (zh) 影像感測裝置以及其製造方法
KR20190062128A (ko) 패드 구조물을 갖는 이미지 센서
US10892292B2 (en) Back-side illuminated image sensor
EP1049158A2 (en) Semiconductor interconnect structure
US11682689B2 (en) Electronic device image sensor
TW201933535A (zh) 藉由裝置隔離結構之後單一層轉移製造所形成的裝置及方法
CN113921553A (zh) 绝缘结构形成方法
US20240055459A1 (en) Semiconductor device and fabrication method therefor
CN115000113A (zh) 背照式图像传感器及其制作方法
US7902621B2 (en) Integrated circuit comprising mirrors buried at different depths
US11049764B1 (en) Method for fabricating a semiconductor device
JP7379230B2 (ja) 光検出器、光検出システム、ライダー装置、及び車
CN114464634A (zh) 半导体影像感测器和制造半导体影像感测器的方法
KR20100078110A (ko) 반도체 소자의 제조 방법
CN117393574B (zh) 一种半导体结构及其制造方法
US20240112948A1 (en) Semiconductor device and method having deep trench isolation
KR101053729B1 (ko) 이미지 센서 및 그 제조 방법
KR20110018596A (ko) Ｂｓｉ 이미지 센서 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination