CN113871291A - 一种半导体器件及其制备方法 - Google Patents

一种半导体器件及其制备方法 Download PDF

Info

Publication number
CN113871291A
CN113871291A CN202110998301.8A CN202110998301A CN113871291A CN 113871291 A CN113871291 A CN 113871291A CN 202110998301 A CN202110998301 A CN 202110998301A CN 113871291 A CN113871291 A CN 113871291A
Authority
CN
China
Prior art keywords
layer
dielectric film
electroplating
semiconductor device
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110998301.8A
Other languages
English (en)
Inventor
周国
廖龙忠
杨志虎
刘亚亮
高昶
张力江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hebei Zhongci Electronic Technology Co ltd Shijiazhuang High Tech Branch
Original Assignee
CETC 13 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 13 Research Institute filed Critical CETC 13 Research Institute
Priority to CN202110998301.8A priority Critical patent/CN113871291A/zh
Publication of CN113871291A publication Critical patent/CN113871291A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4885Wire-like parts or pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体器件及其制备方法,该方法包括:在晶圆表面用电镀方法完成金属布线,涂覆一层光敏聚合物,第一次高温固化,利用电镀布线层作为掩膜进行泛曝光显影,第二次高温固化,表面淀积介质膜保护层,刻蚀电极区域介质膜保护层,露出电极区域金属表面。该半导体器件包括衬底,衬底上方是电镀布线层,电镀布线层上方是介质膜保护层,电镀布线层底部有倒角结构,电镀布线层底部倒角结构与衬底之间形成楔形夹角的倒角区域,倒角区域内设置了光敏聚合物层。本发明通过自对准泛曝光技术填充了电镀层底部的倒角区域,解决了电镀布线层底部介质膜保护层因为应力集中而容易开裂问题。

Description

一种半导体器件及其制备方法
技术领域
本发明涉及半导体制备领域,尤其涉及一种半导体器件及其制备方法。
背景技术
半导体器件,尤其是以氮化镓、碳化硅材料为代表的第三代半导体器件,在雷达、航空航天和功率电子等多个领域都具有广阔的应用前景,随着5G时代的到来,在通讯领域也展现出优异的性能。
在实际应用过程中,半导体器件经常要同时面对高温和高湿等一系列影响稳定性和可靠性的因素,例如在塑封器件应用中更是如此,为了防止水分子进入器件的栅条周围造成腐蚀,影响器件性能,现有技术中往往会在器件表面制备一定厚度的介质膜保护层(总厚度范围一般为300-500nm),用以阻挡潮气和离子沾污等环境影响因素。
然而,由于半导体器件表面的金属电镀层底部经常出现倒角结构(如图1所示),电镀层布线边缘的底部与衬底之间形成楔形夹角区域,这会导致倒角结构处的介质膜因应力集中而容易开裂,或者,在后续封装过程中,介质膜在受到机械冲击时也容易产生微裂纹,从而严重影响器件整体的可靠性。
发明内容
本发明实施例提出了一种半导体器件及其制备方法,以解决现有技术中半导体器件金属电镀布线层底部由于存在倒角结构而导致介质膜保护层容易开裂的问题。
第一方面,本发明实施例提出了一种半导体器件制备方法,包括:
在晶圆表面用电镀方法完成金属布线,形成底部为倒角结构的电镀布线层;电镀布线层底部倒角结构与衬底之间形成楔形夹角的倒角区域;
在晶圆表面涂覆一层光敏聚合物并进行第一次高温固化,形成覆盖电镀布线层底部倒角结构的光敏聚合物层;
利用电镀布线层作为掩膜进行泛曝光,倒角区域外的光敏聚合物无掩膜掩蔽被曝光,倒角区域内的光敏聚合物因为有电镀层的掩蔽形成掩膜未曝光;显影以去掉光敏聚合物层在倒角区域之外的光敏聚合物,然后再对保留的倒角区域内的光敏聚合物进行第二次高温固化;
在晶圆表面淀积介质膜保护层,所述介质膜保护层覆盖所述电镀布线层及光敏聚合物层的外表面;
刻蚀电极区域介质膜保护层,露出电极区域金属表面。
在一种可能的实现方式中,所述第二次高温固化的温度高于第一次高温固化的温度,所述第一次高温固化温度范围为80℃-150℃,第二次高温固化温度范围为200℃-350℃。
在一种可能的实现方式中,所述光敏聚合物层的厚度范围为0.2μm-2μm。
在一种可能的实现方式中,所述介质膜保护层的材料包括氮化硅、氧化硅或氮氧化硅。
在一种可能的实现方式中,所述介质膜保护层的厚度范围为0.5μm-1μm。
在一种可能的实现方式中,所述刻蚀电极区域介质膜保护层的方法包括涂胶、光刻对准、掩膜曝光、显影和反应离子刻蚀。
第二方面,本发明实施例提出了一种半导体器件,包括衬底,所述衬底上方是电镀布线层,所述电镀布线层上方是介质膜保护层,所述电镀布线层底部有倒角结构,所述电镀布线层底部倒角结构与衬底之间形成楔形夹角的倒角区域,所述倒角区域内设置了光敏聚合物层,所述的介质膜保护层电极区域露出电极金属表面。
在一种可能的实现方式中,所述光敏聚合物层经两次高温固化形成,所述第二次高温固化的温度高于所述第一次高温固化的温度,所述第二次高温固化的温度范围为200℃-350℃。
在一种可能的实现方式中,所述介质膜保护层的厚度范围为0.5μm-1μm。
本发明相对于现有技术的有益效果在于:
本发明通过自对准泛曝光技术,在电镀布线层底部倒角结构与衬底之间的倒角区域内填充了光敏聚合物,填充的光敏聚合物减少了介质膜在倒角区域的应力集中,解决了电镀布线层底部介质膜保护层因为应力集中而容易开裂问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1是一种现有的半导体器件结构示意图;
图2是本发明实施例提供的半导体器件制备方法流程图;
图3是本发明实施例提供的完成电镀布线后器件结构示意图;
图4是本发明实施例提供的涂覆光敏聚合物后器件结构示意图;
图5是本发明实施例提供的泛曝光去除倒角区域外光敏聚合物后器件结构示意图;
图6是本发明实施例提供的淀积介质膜保护层后器件结构示意图;
图7是本发明实施例提供的去除电极区域介质膜后器件结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本方案,下面将结合本方案实施例中的附图,对本方案实施例中的技术方案进行清楚地描述,显然,所描述的实施例是本方案一部分的实施例,而不是全部的实施例。基于本方案中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都应当属于本方案保护的范围。
本方案的说明书和权利要求书及上述附图中的术语“包括”以及其他任何变形,是指“包括但不限于”,意图在于覆盖不排他的包含,并不仅限于文中列举的示例。此外,术语“第一”和“第二”等是用于区别不同对象,而非用于描述特定顺序。
以下结合具体附图通过具体实施例对本发明方法的实现进行详细的描述:
图1为一种现有的半导体器件结构示意图;参照图1,一种半导体器件,包括衬底1,衬底1上方是电镀布线层2,电镀布线层2上方是介质膜保护层4;电镀布线工艺中,电镀布线层边缘侧壁底部产生倒角结构21,电镀布线层底部倒角结构21与衬底1之间形成楔形夹角的倒角区域22,这会导致倒角结构21处的介质膜保护层厚度不均匀,产生应力集中而容易开裂。
图2是本发明实施例提供的半导体器件制备方法流程图。参照图2,详述如下:
步骤101,在晶圆表面用电镀方法完成金属布线,形成底部为倒角结构的电镀布线层;
图3为本发明实施例提供的一种完成电镀布线后器件结构示意图;参照图3,在晶圆衬底1表面用电镀方法完成金属布线;由于带胶电镀工艺中正胶图形侧壁不垂直的缺点,形成底部为倒角结构的电镀布线层2;电镀布线层2底部倒角结构与衬底1之间形成楔形夹角的倒角区域,倒角区域是介质膜保护层应力集中的区域,介质膜在此区域容易开裂。
步骤102,在晶圆表面涂覆一层光敏聚合物并进行第一次高温固化,形成覆盖电镀布线层底部倒角结构的光敏聚合物层;
图4为本发明实施例提供的涂覆光敏聚合物后器件结构示意图;参照图4,在晶圆衬底1和电镀布线层2表面涂覆一层光敏聚合物,并进行第一次高温固化以去除光敏聚合物中的溶剂和增强粘附性,第一次高温固化温度范围为80℃-150℃,形成覆盖电镀布线层2底部的倒角结构的光敏聚合物层3。
在一个可选的实施例中,步骤102中光敏聚合物层3的厚度范围为0.2μm-2μm。
步骤103,利用电镀布线层作为掩膜进行泛曝光显影,以去掉光敏聚合物层在倒角区域之外的光敏聚合物,然后再对保留的倒角区域内的光敏聚合物进行第二次高温固化;
图5为本发明实施例提供的泛曝光去除倒角区域外光敏聚合物后器件结构示意图;参照图5,利用电镀布线层2作为掩膜进行自对准泛曝光,倒角区域外的光敏聚合物无掩膜掩蔽被曝光,倒角区域内的光敏聚合物因为有电镀层的掩蔽形成掩膜未曝光;显影,去掉倒角区域外的光敏聚合物,保留倒角区域内的光敏聚合物31,然后再对保留的倒角区域内的光敏聚合物31进行第二次高温固化;第二次高温固化目的是消除显影带来的水份和增强粘附性。
在一个可选的实施例中,步骤103中第二次高温固化的温度高于步骤102中第一次高温固化的温度;步骤103中第二次高温固化温度范围为200℃-350℃。
步骤104,在晶圆表面淀积介质膜保护层,所述介质膜保护层覆盖所述电镀布线层及光敏聚合物层的外表面;
图6为本发明实施例提供的淀积介质膜保护层后器件结构示意图;参照图6,用等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition,简称PECVD)在衬底1、光敏聚合物31和电镀布线层2表面淀积一层介质膜保护层4。
在一个可选的实施例中,步骤104中介质膜保护层4的材料包括氮化硅、氧化硅或氮氧化硅。
在一个可选的实施例中,步骤104中介质膜保护层4的厚度范围为0.5μm-1μm。
步骤105,刻蚀电极区域介质膜保护层,露出电极区域金属表面;
图7为本发明实施例提供的去除电极区域介质膜后器件结构示意图。参照图7,刻蚀电极区域介质膜保护层。在晶圆表面旋涂光敏聚合物,光敏聚合物的厚度范围为0.2μm-2μm,对电极区域进行光刻对准、掩膜曝光、显影和反应离子刻蚀(Reactive Ion Etching,简称RIE),露出电极区域金属表面,完成工艺。
在一个可选的实施例中,步骤105中刻蚀电极区域介质膜保护层4的方法包括涂胶、光刻对准、掩膜曝光、显影和反应离子刻蚀。
图7示出了本发明实施例提出的一种半导体器件结构示意图,为了便于说明,仅示出了与本发明实施例相关的部分,详述如下:
如图7所示,一种半导体器件,包括衬底1,衬底1上方是电镀布线层2,电镀布线层2上方是介质膜保护层4,电镀布线层2底部有倒角结构,电镀布线层2底部倒角结构与衬底1之间形成楔形夹角的倒角区域,倒角区域内设置了光敏聚合物层31,介质膜保护层4电极区域露出电极金属表面。
在一个可选的实施例中,光敏聚合物层经两次高温固化形成,所述第二次高温固化的温度高于所述第一次高温固化的温度,所述第二次高温固化的温度范围为200℃-350℃。
在一个可选的实施例中,介质膜保护层4的厚度范围为0.5μm-1μm。
以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种半导体器件的制备方法,其特征在于,所述制备方法包括:
在晶圆表面用电镀方法完成金属布线,形成底部为倒角结构的电镀布线层;
在晶圆表面涂覆一层光敏聚合物并进行第一次高温固化,形成覆盖电镀布线层底部倒角结构的光敏聚合物层;
利用电镀布线层作为掩膜进行泛曝光显影,以去掉光敏聚合物层在倒角区域之外的光敏聚合物,然后再对保留的倒角区域内的光敏聚合物进行第二次高温固化;
在晶圆表面淀积介质膜保护层,所述介质膜保护层覆盖所述电镀布线层及光敏聚合物层的外表面;
刻蚀电极区域介质膜保护层,露出电极区域金属表面。
2.如权利要求1所述的半导体器件的制备方法,其特征在于,所述第二次高温固化的温度高于第一次高温固化的温度。
3.如权利要求1所述的半导体器件的制备方法,其特征在于,所述第二次高温固化的温度范围为200℃-350℃。
4.如权利要求1所述的半导体器件的制备方法,其特征在于,所述光敏聚合物层的厚度范围为0.2μm-2μm。
5.如权利要求1至4任一项所述的半导体器件的制备方法,其特征在于,淀积所述介质膜保护层的材料包括氮化硅、氧化硅或氮氧化硅。
6.如权利要求5所述的半导体器件的制备方法,其特征在于,所述介质膜保护层的厚度范围为0.5μm-1μm。
7.如权利要求6所述的半导体器件的制备方法,其特征在于,所述刻蚀电极区域介质膜保护层的方法包括涂胶、光刻对准、掩膜曝光、显影和反应离子刻蚀。
8.一种半导体器件,包括衬底,所述衬底上方是电镀布线层,所述电镀布线层上方是介质膜保护层,所述电镀布线层底部有倒角结构,所述电镀布线层底部倒角结构与衬底之间形成楔形夹角的倒角区域,所述的介质膜保护层电极区域露出电极金属表面,其特征在于,所述倒角区域内设置了光敏聚合物层。
9.如权利要求8所述的半导体器件,其特征在于,所述光敏聚合物层经两次高温固化形成,所述第二次高温固化的温度高于所述第一次高温固化的温度,所述第二次高温固化的温度范围为200℃-350℃。
10.如权利要求9所述的半导体器件,其特征在于,所述介质膜保护层的厚度范围为0.5μm-1μm。
CN202110998301.8A 2021-08-27 2021-08-27 一种半导体器件及其制备方法 Pending CN113871291A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110998301.8A CN113871291A (zh) 2021-08-27 2021-08-27 一种半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110998301.8A CN113871291A (zh) 2021-08-27 2021-08-27 一种半导体器件及其制备方法

Publications (1)

Publication Number Publication Date
CN113871291A true CN113871291A (zh) 2021-12-31

Family

ID=78988649

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110998301.8A Pending CN113871291A (zh) 2021-08-27 2021-08-27 一种半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN113871291A (zh)

Similar Documents

Publication Publication Date Title
TWI770051B (zh) 在半導體中的積體電路(ic)結構、使用於半導體的方法及製造互連件的方法
US4152195A (en) Method of improving the adherence of metallic conductive lines on polyimide layers
CN110429125A (zh) 柔性显示基板及其制作方法、柔性显示装置
JPS61182245A (ja) 複数の半導体集積回路を接続する薄膜状の相互接続信号面を形成する方法及び素子
CN109972087B (zh) 一种微电极沉积掩膜的制备方法
CN106356428B (zh) 一种台面型探测器表面钝化层的生长方法
CN112117351B (zh) 一种用于碲镉汞pn结电学性能引出的方法、探测器芯片
CN113871291A (zh) 一种半导体器件及其制备方法
CN104900503B (zh) 一种高离子迁移率晶体管的t型栅的制作方法
US11367682B2 (en) Vias and gaps in semiconductor interconnects
CN111200061B (zh) 一种半导体器件电容结构及其制作方法
CN211428157U (zh) 一种改善半导体器件可靠性的结构
CN102446805A (zh) 减少晶片边缘颗粒缺陷的方法
Funakoshi et al. High resolution dry-film photo imageable dielectric (PID) Material for Fowlp, Foplp, and high density package substrates
CN112447882A (zh) 用于半导体晶片的通孔的钝化方法
KR100840498B1 (ko) 반도체소자의 패턴 붕괴 방지 방법
JPH038581B2 (zh)
CN111128970B (zh) 一种电容结构及其制作方法
US8119334B2 (en) Method of making a semiconductor device using negative photoresist
CN117042551A (zh) 一种硅基oled制作方法
CN107146796A (zh) 一种提高背面金属栅格分辨率的方法和半导体结构
TW411514B (en) Method of defining passivation pattern
KR100773687B1 (ko) 반도체 소자의 금속 배선 형성방법
CN114706275A (zh) 一种防光刻胶漂胶和裂胶的工艺
KR100398586B1 (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20230804

Address after: No. 113 Hezuo Road, High tech Zone, Shijiazhuang City, Hebei Province, 050000

Applicant after: Hebei Zhongci Electronic Technology Co.,Ltd. Shijiazhuang High tech Branch

Address before: 050051 No. 113, cooperation Road, Shijiazhuang, Hebei

Applicant before: THE 13TH RESEARCH INSTITUTE OF CHINA ELECTRONICS TECHNOLOGY Group Corp.

TA01 Transfer of patent application right