CN113785384A - 使用光电标记对半导体器件进行裸片级唯一认证和序列化的方法 - Google Patents

使用光电标记对半导体器件进行裸片级唯一认证和序列化的方法 Download PDF

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Abstract

一种用于在裸片级标记半导体衬底以提供唯一认证和序列化的方法，该方法包括：使用基于掩模的光刻法将第一图案的光化辐射投射到该衬底上的光刻胶层上，该第一图案限定半导体器件结构；以及使用直写式投射将第二图案的光化辐射投射到该光刻胶层上，该第二图案限定具有唯一电气签名的唯一布线结构。

Description

使用光电标记对半导体器件进行裸片级唯一认证和序列化的 方法
相关申请的交叉引用
本申请基于2019年4月15日提交的题为“METHOD FOR DIE-LEVEL UNIQUEAUTHENTICATION AND SERIALIZATION OF SEMICONDUCTOR DEVICES USING ELECTRICALAND OPTICAL MARKING[使用光电标记对半导体器件进行裸片级唯一认证和序列化的方法]”的美国临时专利申请号62/834,093和2019年7月31日提交的题为“METHOD FOR DIE-LEVEL UNIQUE AUTHENTICATION AND SERIALIZATION OF SEMICONDUCTOR DEVICES USINGELECTRICAL AND OPTICALMARKING[使用光电标记对半导体器件进行裸片级唯一认证和序列化的方法]”的美国非临时专利申请号16/528,099并要求其权益和优先权，这两个专利申请的全部内容通过援引并入本文。
背景技术
技术领域
本申请涉及用于伪造品控制和唯一电气认证的半导体器件唯一标记。更具体地，本申请涉及一种用于使用直写式光刻在半导体器件的晶圆上的特定位置处放置唯一布线结构的方法。
相关技术的说明
伪造半导体器件的销售是一个全球性问题，每年给芯片制造商造成数十亿美元的损失。仅美国的芯片制造商每年就损失超过七十亿美元。五角大楼估计，五角大楼购买的所有备用和替换芯片中有15％是伪造的。不成比例量的有问题的芯片来自外国，并进入供应链而不被发现。因此，强烈希望防止使用伪造半导体器件。
解决伪造芯片问题存在许多挑战和方面。打击伪造品销售的一个基本能力是能够识别伪造器件和/或识别正品器件。能够准确且可靠地识别伪造品对于从商业中清除伪造品非常有用。此外，能够相较于市场上的全部器件来验证正品器件有助于在违反国际贸易法情况下量化损失。有一些常规的系统来验证半导体的真实性/功能性。例如，行业协会(比如SEMI)的标准尝试对来自可信生产商的批号进行加密。然而，在伪造器件进入公开市场后，几乎无法验证完整性。
发明内容
本文披露的技术使得芯片制造商能够在器件级唯一地标识其器件，以提供认证机制来打击现有的伪造器件。本文披露的技术提供了系统和方法，这些系统和方法能够使用现有或常规的半导体加工方法在裸片级实现唯一的光学序列化以用于芯片认证和/或结合硬件级识别。因此，可以高效地将经济且唯一的标识添加到半导体生产工艺中。
此外，本文披露的方法跨多个晶圆在工艺级逐个裸片地提供唯一标识符。常规的序列化手段不提供这种唯一的裸片级标记。更具体地，本文的标记是通过使用直写式图案化系统来完成的，该系统被配置为逐个裸片地提供唯一加工。使用常规的基于掩模的光刻法将成本过高，而本文的直写式系统提供了经济的标记解决方案。
在一个实施例中，使用直写式光刻在晶圆裸片上的特定位置处放置唯一布线结构，例如导电路径阵列。此外，使用基于掩模的曝光在裸片上放置电路图案。对唯一标记的曝光可以发生在基于掩模的曝光之前或之后。对裸片上的光刻胶层进行显影以生成浮雕图案。
通过改变线路长度、线路宽度、线路路径、线路匝数和线路截面面积中的至少一项来改变布线结构的形状，从而提供多个电阻值或电容值。布线结构的唯一电气值与唯一视觉签名一起提供了双重电气/图形标识符。
除了光学序列化之外，本文描述的技术还能够为唯一电气认证定制裸片级电路性能。唯一裸片级电路性能是通过使用直写式图案化系统实现的，这些系统能够逐个裸片地实现唯一加工。
为了清楚起见，呈现了如本文所述的不同步骤的顺序。通常，这些步骤可以以任何合适的顺序进行。另外，尽管可能在本披露内容的不同地方讨论了本文中的每个不同特征、技术、构造等，但是旨在每个概念可以彼此独立地或彼此组合地执行。因此，本申请的特征可以以许多不同的方式来实施和查看。
本发明内容部分并未指定本申请的每个实施例和/或新颖方面。相反，本发明内容仅提供了对不同实施例以及与常规技术相比的新颖性对应点的初步讨论。在如下文进一步讨论的本披露内容的具体实施方式部分和相应附图中描述了所披露实施例的附加细节和/或可能的观点。
附图说明
鉴于以非限制性方式给出的描述、结合所附附图，将更好地理解本申请，在附图中：
图1A是基于掩模的投射光刻应用于一组晶圆而得到的示例性图案的示意图。
图1B是直写式光刻应用于一组晶圆的而得到的示例性图案的示意图。
图2A是裸片上的布线图案的示意图。
图2B是裸片上的布线图案的示意图。
图3是对直写式光刻应用于一组裸片而得到的图案的示例性分派的示意图。
图4是裸片大小的衬底段的示例性截面图的示意图，该衬底段具有通过直写标识符工艺形成的唯一布线结构和通过基于掩模的曝光形成的裸片电路系统。
图5是在裸片上形成的呈导电路径阵列形式的唯一布线结构的示意图。
图6是在裸片上形成的呈导电路径阵列形式的唯一布线结构的示意图。
图7是在裸片上形成的呈导电路径阵列形式的唯一布线结构的示意图。
图8是在裸片上形成的呈导电路径阵列形式的唯一布线结构的示意图。
图9是在裸片上形成的呈导电路径阵列形式的唯一布线结构的示意图。
图10是在裸片上形成的呈导电路径阵列形式的唯一布线结构的示意图。
图11是在裸片上形成的呈导电路径阵列形式的唯一布线结构的示意图。
具体实施方式
贯穿本说明书对“一个实施例”或“实施例”的提及意味着与实施例相结合描述的特定特征、结构、材料、或特性包括在本申请的至少一个实施例中，但是不表示它们存在于每个实施例中。因此，贯穿本说明书各处出现的“在一个实施例中”或“在实施例中”的短语不一定指本申请的同一实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、材料或特性。
本文中的技术提供了使用常规可用的半导体加工技术跨多个晶圆和批次在裸片级唯一地标识半导体芯片的方法。这包括使用逐个裸片地提供唯一标记的直写式加工。
半导体的图案化通常涉及使用光学光刻系统。这种系统使用例如深紫外(DUV)电磁辐射在光敏抗蚀剂材料中形成高分辨率浮雕图像图案。然后将这种浮雕图像图案用作选择性沉积、刻蚀工艺和其他微细制造加工的模板。在光刻胶中实现的图像是主图案在光掩模上的投射。光掩模通常由铬和石英构成，二者结合以形成不透明区和透明区，这些区决定了源辐射在掩模界面处的传播。该光掩模有效地定义了到达感光材料膜或层的光化辐射图案。这通过改变该图案的光与材料相互作用的地方的材料溶解度来在光敏材料内形成隐式图案。用一种或多种显影化学物质对隐式图案进行显影，从而在衬底上产生浮雕图案。尽管基于掩模的光刻法是有效的，但该工艺的一个限制是光掩模的构造并不简单。构建光掩模既耗时又相对昂贵。此外，对于用该光掩模加工的所有晶圆，给定的光掩模图案是固定的或相同的。图1A展示了由应用于一组晶圆(例如，晶圆1和晶圆2)的基于掩模的投射光刻产生的固定图案。
存在采用直写技术的替代性无掩模图案化技术。直写式系统包括电子束光刻、等离子体光刻、光栅光阀光刻和数字光投射图案化系统等等。在操作中，直写式光刻通常涉及将设计文件提供给写入引擎。写入引擎引导曝光工艺基于坐标网格在敏感材料中定义图案以驱动(多个)写入头。直写式系统的一个优点在于曝光图案不受物理介质(比如光掩模)的限制，而是以数字方式生成。因此，每次曝光都可以使用不同的设计文件或对设计文件的修改，以便每次单独的曝光可以与先前的和后续的曝光不同。差异可能很小，也可能很大。图1B展示了直写式光刻如何可以为不同的晶圆(例如，晶圆1和晶圆2)生成不同的曝光图案(例如，“A”和“B”)。如本文所使用的，通过在图案曝光之前更改数字域中的信息，每个晶圆和/或每个裸片可以包含唯一信息。
在一个非限制性实施例中，使用直写式光刻在光刻胶中逐个晶圆或逐个器件地在特定位置处放置电气标识符。这种唯一标记的放置可以作为与常规涂覆/显影工艺结合的感光材料中的隐式图案来实现。由于晶圆图案数据存储在数字域中，因此可以添加这种唯一直写式标记，而无需担心物理掩模(光掩模)开销。然后，可以使用常规的湿法或干法刻蚀工艺将序列化永久转印到下层中。在一些实施例中，下层可以是导电层或介电层。在其他实施例中，下层可以是氧化物层或氮化物层。
本文描述的标记方法中采用的特定类型的电气标识可由每个用户或系统控制器选择，和/或是根据期望的识别/认证类型来选择的。这种唯一标记可以是简单的，也可以是广含信息的。例如，给定的唯一标识符可以是每个裸片的简单序列号。可替代地，唯一标识符可以包括生产日期、芯片规格、哪一代技术、原产地工厂、批次等。
本文描述的技术包括独立的方法，该方法提供对可在裸片级基础上调整的简单、唯一的电路性能参数的标记。可调整特性包括电阻率和电容等等。例如，简单的掺杂多晶硅电阻器可以基于其长度来调整电阻，如图2A和图2B所描绘的。图2A的裸片上的一段导线具有15欧姆的电阻，而图2B的裸片上的一段导线具有30欧姆的电阻。可替代地，可以使用各种金属，从而不需要(除了直写式曝光之外的)附加的加工步骤。例如，作为双镶嵌金属化工艺的一部分，填充直写式图案。在封装期间，可以进行电气可测试配置，以便容易地读取电阻，从而确定给予特定裸片的光学序列化与其电气特性是否相匹配。在另一个实施例中，本文的技术被应用于需要加密奇偶校验以进行编码/解码的安全应用。换句话说，可以将简单的、可电气调整的电路部件用于唯一认证。
在一些实施例中，唯一标记可以包括为ID标记分派或设计特定区域。图3展示了典型2×2裸片列举，用于审视四个裸片的列举场。注意到，该区域的大部分用于特定的电路设计。这可以包括对晶体管、场效应晶体管、逻辑、存储器、布线等的放置。然后为唯一电气布线指定或分派裸片边界内的较小区域。在该示例中，此类区域是每个裸片左上角的小方框(ID001、ID 002、ID 003、ID 004)。为唯一识别标记指定的区域可能小于一平方毫米。
对唯一布线结构的曝光可以发生在基于掩模的曝光之前或之后。例如，在涂布机-显影机(跟踪)工具中通过用光刻胶膜涂覆晶圆来准备对晶圆的光刻曝光。然后，晶圆准备好运输到扫描仪或步进机。在转移到扫描仪之前，晶圆可以移动到涂布机-显影机内的另一个工具或另一个模块，以通过直写式曝光的方式曝光唯一标记。可替代地，首先进行基于掩模的曝光，然后进行直写式曝光(比如使用激光检流计投射设备)。
图4展示了如何通过直写式光刻曝光在给定裸片的一个区中形成唯一布线结构，同时可以在裸片的其余区域中形成裸片电路系统。注意到，其余的电路系统也可以通过直写式光刻形成，但对于相对较小的分辨率，通常需要基于掩模的光刻法来保证分辨率和产量。本文的唯一布线结构不需要以先进半导体节点的尺寸形成，并且可以具有在各种激光检流计和其他直写式投射技术能力范围内的宽松分辨率。可能不需要直写式光刻法和基于掩模的光刻法，只要在裸片中形成具有唯一电气签名的唯一布线结构即可。
本文的唯一布线结构可以是简单的或复杂的，并且可以结合图形设计元素。在一个实施例中，一组导电路径或一个导电路径矩阵可以用于创建任何值组合，从而提供唯一电气标识符。通过非限制性示例，图5示出了导电路径阵列或矩阵。对于该示例，示出了六个导电路径。每个导电路径标记为位1、位2、位3、位4、位5和位6。取决于期望的不同唯一标识符组合的数量，可以使用更多或更少的导电路径。这些导电路径也可以被视为数字或值或值-字符位置。
每个导电路径可以具有对应的值。该值可以是电阻/电容值。可以根据需要配置给定导电路径中可能的多个不同电阻值。例如，值的范围可以是0至10、0至500或一千或更大。如图6所示，初始值可以为零。注意到，在位1与地(或其他导电目标或者对应电路的一部分)之间没有形成导体。因此，存在无限电阻，并且该状态可以是第一代码(例如代码00)的第一值。同样，没有金属来完成其他导电路径(例如，位2到地)。每个导电路径触点(位1、位2、…)都可以连接到多路复用器。由于没有多晶或金属，所有导电路径都是开放的。
现在参考图7，存在导电结构将位1触点连接到地，因此电信号可以通过位1导电路径从位1触点传输到地/目标。例如，在位1触点与地之间形成相对较细的导线，该整个电气结构是通过直写式光刻进行图案化的。在相对较细的导线的情况下，位1触点与地之间的电阻可能相对较高。该电阻值可以与第二值或代码(例如代码01)相关联。
然后，可以形成具有不同几何形状的第一导电路径以产生不同的电阻值。图8示出了产生不同的电阻值的示例。在图8中，直写式图案设计将导电路径的一段限定为具有更大的厚度。这可以表现为沿导线的块。随着该段的厚度增加，电阻率会降低，从而导致位1与地之间的电阻值不同于图7中沿(位1与地之间的)位1导电路径的电阻值。该不同的电阻值可以是第三值(例如，代码03)。
通过直接为每个导电路径写入新的几何形状，可以进一步修改每个裸片或晶圆的导电路径电阻。例如，图9示出了对于该特定导电路径的长度，可以将最多八个块添加到导电路径。可以通过重新调整块的大小和/或延长导电路径来增加块的数量。通过向导线添加最多八个块，位1导电路径可以支持对应于不同电阻值的十个不同数字/值/代码。例如，一位数字表示无导线，第二位数字表示仅有导线，第三至第十位数字表示最多八个块。可以使用多路复用器或其他电路系统来测试每个导电路径的电阻值。在添加了八个多晶块的情况下，电阻将小于(沿着导线)7个多晶块的情况。同样，在导线上总共有6个块的情况下，电阻将小于7个块的情况。
通过使用各种不同的几何形状，可以改变布线结构的电阻。例如，除了在导线上添加块或段之外，可以改变芯线的宽度或芯线本身。在图10的布线结构的示例中，注意到，在位1触点与地之间延伸的导线(线路)的宽度比图9的导线宽度更粗。如果给定的设计允许每个导电路径有10个不同的线路宽度，并且每个线路宽度可以具有0至8个块(9个不同的电阻)，则位1导电路径可以支持91个不同的代码(包括没有线路)。每个导电路径的不同代码(电阻值)的总数可以具有为来自几何变化的不同值的任何数量。
可以针对下一个导电路径和每个后续导电路径重复该相同的电阻/电容设计工艺。注意的是，对于电容测量，可以使用下方的板。如果图10的每个导电路径可以支持100个不同的值，并且有六个导电路径，则可以产生1e12个唯一值。每个导电路径/位线可以使用多路复用器类型电路来读取电阻或使用其他电路系统来读取电阻(或电容)。
在另一个实施例中，来自唯一电气结构的唯一电气签名或唯一电阻值可以与来自几何形状的光学签名结合。如果需要，则该组合可以提供双因素认证。可以理解，存在布线结构的各种几何构型，包括块的放置。现在参考图11以及位1的导电路径，形成了8个可能的块中的5个块。从上到下，这些块放置在第1、第3、第5、第6、和第8个位置。通过将这些块放置在第1至第5个位置，可以实现相同的电阻。虽然电阻相同，但视觉放置不同。这种视觉差异可以用于基于布线几何形状形成不同的光学/图形图案。在位3的导电路径中，四个块被放置在第5至第8个位点，而不是第1至第4个位点、或者偶数或奇数的位点，等等。可以理解，与开放空间相比，取决于块的数量，每个导电路径可以适应特定电阻值的不同物理布置。还注意的是，即使在触点与目标之间没有导线时，也可以形成块。例如，导电路径位2和位5在触点与目标之间没有导线，但仍放置有块。
通过对可调块放置的选择，块的物理布置可以用作图形签名或象形图。线路宽度也可以用作光学关键内容的一部分。换句话说，沿着导电路径的块放置可以用作图像的像素。然后可以检查该布线结构的唯一电气值，还可以通过显微镜查看该布线结构以识别唯一图形签名。因此，该布线结构既可以用作唯一电气标识符，也可以用作图形/光学标识符。光学数字图案提供了第二级安全性。
本文的唯一布线结构或电阻式结构可以构建在给定芯片上的任何层上。例如，该唯一布线结构可以放置在金属01或金属10或顶层上。如果该唯一结构构建在较低的层上，则通孔可以延伸几个层。该唯一结构可以围绕有源平行板。该唯一结构可以与对应的芯片电连接，或者可以与芯片隔离并附接到单独的处理器。可以在封装芯片的同时测量每个芯片的唯一电气标识符。对于光学标识符，可能需要去除一些包装才能查看光学图案。可以使用多路复用器将唯一电气图案的触点/引脚减到最少。内部有多路复用器设备可以帮助独立检查每个位线。例如，可以有一个到多路复用器的输入端和一个到该多路复用器的输出端。然后，多路复用器可以确定其读取的时钟线。
在前面的描述中，已经阐明了具体细节，比如加工系统的特定几何形状以及对其中使用的各种部件和工艺的描述。然而，应当理解，本文的技术可以在脱离这些具体细节的其他实施例中实践，并且这些细节是出于解释而非限制的目的。已经参考附图描述了本文披露的实施例。类似地，出于解释的目的，已经提出了具体的数字、材料和配置以便提供透彻的理解。然而，可以在没有这些具体细节的情况下实践实施例。具有基本相同的功能结构的部件由相似的附图标记表示，并且因此可以省略任何多余的描述。
已经将各种技术描述为多个独立的操作以帮助理解各种实施例。描述的顺序不应当解释为意味着这些操作一定是依赖于顺序的。实际上，这些操作无需按照呈现的顺序进行。可以以与所描述的实施例不同的顺序来进行所描述的操作。在附加实施例中，可以进行各种附加操作和/或可以省略所描述的操作。
如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被加工的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(比如半导体晶圆、掩模版)、或基础衬底结构上或上覆的层(比如薄膜)。因此，衬底不限于图案化或未图案化的任何特定基础结构、下层或上覆层，而是设想为包括任何这种层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明性目的。
本领域技术人员还将理解，在仍然实现相同目的的同时，可以对以上所说明的技术的操作做出许多改变。本披露内容的范围旨在包含这些改变。因此，对实施例的前述描述不旨在是限制性的。相反，对实施例的任何限制在所附权利要求中进行了呈现。

Claims (19)

1.一种对衬底进行标记的方法，该方法包括：
在衬底上形成光刻胶层；
使用基于掩模的光刻系统将第一图案的光化辐射投射到该光刻胶层上，该第一图案限定半导体器件结构；
使用直写式投射系统将第二图案的光化辐射投射到该光刻胶层上，该第二图案限定具有唯一电气签名的唯一布线结构；
对该光刻胶层进行显影以生成浮雕图案；以及
形成具有该唯一电气签名的唯一布线结构。
2.如权利要求1所述的方法，其中，该布线结构是电气线路。
3.如权利要求1所述的方法，进一步包括通过改变该唯一布线结构的形状，来在不同的裸片之间改变该唯一布线结构的电阻。
4.如权利要求1所述的方法，其中，该唯一布线结构的形状是通过改变线路长度、线路宽度、线路路径、线路匝数和线路截面面积中的至少一项来改变的。
5.如权利要求1所述的方法，其中，该布线结构是导电路径矩阵，其中，每个导电路径的几何形状不同，从而提供多个电阻值中的一个。
6.如权利要求1所述的方法，其中，该电气签名包括唯一电阻值或电容值。
7.如权利要求1所述的方法，其中，该唯一布线结构位于对应裸片上的与裸片电路系统分开的位置。
8.如权利要求1所述的方法，其中，通过坐标位置来改变块在导电路径上的放置，以限定该唯一布线结构的不同图形布置。
9.如权利要求1所述的方法，其中，在投射该第二图案之后投射该第一图案。
10.如权利要求1所述的方法，其中，在投射该第一图案之后投射该第二图案。
11.如权利要求1所述的方法，其中，该唯一布线结构表示序列号或生产日期、芯片规格或哪一代技术。
12.一种对衬底进行标记的方法，该方法包括：
在具有场效应晶体管的集成电路的预定层上形成布线级，该布线级包括形成与该集成电路的至少一个其他层的电气连接的第一导电材料；以及
在该集成电路的预定层上与该布线级共面地形成具有唯一电气签名的唯一布线结构，该唯一布线结构由该第一导电材料的与该布线级电气分离的结构限定，其中，该布线级和该唯一布线结构是在同一金属化步骤期间形成的。
13.如权利要求12所述的方法，其中，使用基于掩模的光刻系统对该布线级进行图案化，并且使用直写式投射系统对该唯一布线结构进行图案化。
14.如权利要求12所述的方法，其中，该电气签名包括唯一电阻值或电容值。
15.如权利要求12所述的方法，其中，该唯一布线结构的形状是通过改变线路长度、线路宽度、线路路径、线路匝数和线路截面面积中的至少一项来改变的。
16.一种对衬底进行标记的方法，该方法包括：
使用基于掩模的光刻系统在集成电路的预定层上对布线级进行图案化；
在该集成电路的预定层上与该布线级共面地对具有唯一电气签名的唯一布线结构进行图案化，该唯一布线结构是使用直写式投射系统来图案化的；以及
同时对该布线级和该唯一布线结构进行金属化，该唯一布线结构与该布线级电气分离。
17.一种带有认证的器件，该器件包括：
由半导体衬底形成并包含集成电路的裸片，该裸片具有多个场效应晶体管和多个布线级，该多个布线级已使用基于掩模的光刻系统进行图案化；
在该裸片的预定区上形成的唯一布线结构，该唯一布线结构已使用直写式投射系统进行图案化，该唯一布线结构具有相对于其他裸片标识该裸片的唯一电气签名。
18.如权利要求17所述的器件，其中，该唯一布线结构是导电路径矩阵，其中，每个导电路径的几何形状不同，从而提供多个电阻值中的一个。
19.如权利要求17所述的器件，其中，该电气签名包括唯一电阻值或电容值。
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