CN113764340A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明实施例提供了一种半导体结构及其形成方法，所述方法包括：提供基底，基底包括衬底、位于衬底上的多个伪栅极，以及分别位于各伪栅极两侧的掺杂结构；基底包括隔离区，隔离区的延伸方向与多个伪栅极相交，且至少覆盖部分掺杂结构；在多个伪栅极之间形成层间介质层，层间介质层填充在掺杂结构之间且覆盖掺杂结构；去除隔离区内的伪栅极和层间介质层，形成横切多个伪栅极的横切隔离沟槽；其中，在去除隔离区内的层间介质层时，采用第一工艺去除掺杂结构上方的层间介质层，采用第二工艺去除剩余的层间介质层；第二工艺参数对掺杂结构的损伤小于第一工艺参数对掺杂结构的损伤。本发明实施例用于提高器件的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(Short Channel Effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(Fin Field-EffectTransistor，FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应，且与现有集成电路制造具有更好的兼容性。
然而，现有的半导体工艺形成的器件性能不佳。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底上的多个伪栅极，以及分别位于各所述伪栅极两侧的掺杂结构；所述基底包括隔离区，所述隔离区的延伸方向与所述多个伪栅极相交，且至少覆盖部分所述掺杂结构；在所述多个伪栅极之间形成层间介质层，所述层间介质层填充在所述掺杂结构之间且覆盖所述掺杂结构；去除所述隔离区内的伪栅极和层间介质层，形成横切所述多个伪栅极的横切隔离沟槽；其中，在去除所述隔离区内的层间介质层时，采用第一工艺去除所述掺杂结构上方的层间介质层，采用第二工艺去除剩余的层间介质层；所述第二工艺参数对所述掺杂结构的损伤小于所述第一工艺参数对所述掺杂结构的损伤。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括衬底、位于所述衬底上的多个伪栅极、分别位于各所述伪栅极两侧的掺杂结构；位于所述多个伪栅极之间的层间介质层，所述层间介质层覆盖部分所述掺杂结构；位于所述基底上的横切隔离沟槽，所述横切隔离沟槽隔离所述多个伪栅极和所述多个伪栅极之间的层间介质层，且暴露至少部分所述掺杂结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例中，在去除所述隔离区内的层间介质层时，采用第一工艺去除所述掺杂结构上方的层间介质层，采用第二工艺去除剩余的层间介质层；所述第二工艺参数对所述掺杂结构的损伤小于所述第一工艺参数对所述掺杂结构的损伤，从而降低该步骤中对位于隔离区内的掺杂结构的损伤，进而提高器件的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图14至图17为本发明实施例半导体结构的结构示意图。
具体实施方式
由背景技术可知，现有工艺所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1至图2所示，其中，图2是图1中AA’方向的剖面图，提供基底100，所述基底包括衬底101、位于所述衬底上的多个伪栅极120、分别位于各所述伪栅极120两侧的掺杂结构130；所述基底100包括隔离区10A，所述隔离区10A的延伸方向与所述多个伪栅极120相交，且至少覆盖部分所述掺杂结构130。
如图3所示，在所述多个伪栅极120之间形成层间介质层140，所述层间介质层140填充在所述掺杂结构130之间且覆盖所述掺杂结构130。
如图4所示，去除所述隔离区10A内的伪栅极和层间介质层，形成横切所述多个伪栅极120的横切隔离沟槽150。
发明人发现，上述方法形成的器件性能不佳，这是因为，在形成横切隔离沟槽150的过程中，位于隔离区10A内的掺杂结构容易被损伤甚至去除，从而造成器件结构的损伤，降低了器件的性能。
基于此，本发明实施例提供了一种半导体结构及其形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底上的多个伪栅极，以及分别位于各所述伪栅极两侧的掺杂结构；所述基底包括隔离区，所述隔离区的延伸方向与所述多个伪栅极相交，且至少覆盖部分所述掺杂结构；在所述多个伪栅极之间形成层间介质层，所述层间介质层填充在所述掺杂结构之间且覆盖所述掺杂结构；去除所述隔离区内的伪栅极和层间介质层，形成横切所述多个伪栅极的横切隔离沟槽；其中，在去除所述隔离区内的层间介质层时，采用第一工艺去除所述掺杂结构上方的层间介质层，采用第二工艺去除剩余的层间介质层；所述第二工艺参数对所述掺杂结构的损伤小于所述第一工艺参数对所述掺杂结构的损伤。
其中，在本发明实施例中，在去除所述隔离区内的层间介质层时，采用第一工艺去除所述掺杂结构上方的层间介质层，采用第二工艺去除剩余的层间介质层；所述第二工艺参数对所述掺杂结构的损伤小于所述第一工艺参数对所述掺杂结构的损伤，从而降低该步骤中对位于隔离区内的掺杂结构的损伤，进而提高器件的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图5至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5至图6，提供基底200，所述基底200包括衬底201、位于所述衬底201上的多个伪栅极220，以及分别位于各所述伪栅极220两侧的掺杂结构230；所述基底200包括隔离区20A(虚线框所示)，所述隔离区20A的延伸方向与所述多个伪栅极220相交，且至少覆盖部分所述掺杂结构230。
所述衬底200用于为其他结构提供支撑。在本发明实施例中，所述衬底200的材料可以为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。所述衬底200表面还可以形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
所述伪栅极220为后续制程中形成的金属栅极结构占据空间位置。所述伪栅极220可以为多晶硅，在其他实施例中，所述伪栅极的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
其中，在进行器件结构的形成工艺中，为便于同时形成多个器件结构，通常在所述衬底上同时形成多个并行的伪栅极220，从而便于在器件形成工艺中同时进行对应的处理，从而简化工艺流程。
在本发明实施例中，所述基底还包括凸立于所述衬底上分立的鳍部202。其中，所述鳍部具有截断所述鳍部的通槽，以为掺杂结构提供工艺空间。所述鳍部202的材料可以与所述衬底201的材料相同，也可以与所述衬底201的材料不同。所述伪栅极220横跨在所述分立的鳍部202上，从而以所述鳍部202为沟道结构，进行器件的控制。所述掺杂结构230填充于所述鳍部202的通槽，用于为器件结构提供源漏电极，从而实现相应的器件控制。在本发明实施例中，所述掺杂结构230包括掺杂电极232，以及环绕在所述掺杂电极外侧的保护层231。所述掺杂电极用于作为源漏电极，所述保护层231用于保护所述掺杂电极232，避免所述掺杂电极232在相关工艺过程中被损伤。
所述掺杂电极232的材料可以为掺杂的半导体材料，如多晶硅掺杂材料、锗掺杂材料等，所述保护层231的材料可以为氮化硅，在其他实施例中，所述保护层231还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
在本发明实施例中，所述伪栅极上还可以形成有硬掩膜层240。其中，所述硬掩膜层240用于保护所述伪栅极220，所述硬掩膜层240的材料可以为氮化硅，其他实施例中，所述硬掩膜层240的材料还可以为氮氧化硅。
所述伪栅极220两侧形成有侧墙221，所述侧墙221可以定义掺杂电极232的形成区域。在本实施例中，所述侧墙221位于所述掺杂结构230和所述伪栅极220之间，所述侧墙221的材料可以为氮化硅。在本发明的其他实施例中，所述侧墙221也可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
其中，所述基底200包括隔离区20A，所述隔离区20A的延伸方向与所述多个伪栅极220相交，可选的，所述多个伪栅极220并行排列，所述隔离区20A的延伸方向垂直于所述多个并行的伪栅极220的延伸方向。所述隔离区20A为所述基底用于形成横切隔离沟槽的区域，该区域覆盖所述多个伪栅极220的部分结构，且至少覆盖部分所述掺杂结构230，以及所述多个伪栅极220之间的部分空间，以通过后续工艺在隔离区20A形成横切隔离沟槽。
所述隔离区20A的宽度不宜过大也不宜过小，若所述隔离区20A的过大，后续形成的横切隔离沟槽的宽度也会对应过大，会占用过多的空间，不利于缩小半导体结构的尺寸；若所述隔离区20A的宽度过小，后续形成的横切隔离沟槽的宽度也会对应过小，不利于起到隔离器件的作用。相应的，隔离区20A的宽度可以为10纳米至30纳米。
参考图7，在所述多个伪栅极220之间形成层间介质层250，所述层间介质层250填充在所述掺杂结构230之间且覆盖所述掺杂结构230。
所述层间介质层250环绕填充在所述掺杂结构230之间且覆盖所述掺杂结构230，用于保护器件结构并为器件结构提供支撑和隔离。
所述层间介质层250的材料可以为绝缘材料。本实施例中，所述层间介质层250的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体的，在本步骤中，形成层间介质层250的流程可以包括：在所述多个伪栅极之间沉积层间介质材料层，所述层间介质材料层完全填充所述伪栅极之间的空隙并完全覆盖所述伪栅极；研磨去除所述伪栅极上的层间介质材料层，形成表面为平面的层间介质层。
其中，可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成层间介质材料层。
在研磨去除所述伪栅极上的层间介质材料层的步骤中，研磨的停止层可以为所述伪栅极，也可以为伪栅极上的其他结构。在本发明实施例中，所述伪栅极上还形成有硬掩膜层，则以所述硬掩膜层为停止层进行研磨，具体的，所述研磨去除所述伪栅极上的层间介质材料层的步骤具体为，研磨去除所述硬掩膜层上的层间介质材料层，所述层间介质层与所述硬掩膜层的顶面齐平。
参考图8，去除所述隔离区20A内的硬掩膜层和部分层间介质层，以露出所述隔离区20A内的伪栅极。
去除所述隔离区20A内的硬掩膜层，以露出所述隔离区20A内的伪栅极220，从而便于后续进行对应伪栅极220的刻蚀。基于后续需要进行层间介质层250的去除，本步骤同时去除所述隔离区20A内的部分层间介质层，以便于后续工艺的进行。
其中，可以采用干法刻蚀工艺进行所述硬掩膜层和部分层间介质层250的去除，对应的工艺气体可以为含氟气体，如CF4、CHF3，从而同时去除所述隔离区内的硬掩膜层和部分层间介质层。
参考图9至图11，去除所述隔离区内的伪栅极和层间介质层，形成横切所述多个伪栅极的横切隔离沟槽W；
在本步骤中，可以首先去除所述隔离区内的层间介质层(如图9和图10所示)，再去除所述隔离区内的伪栅极(如图11所示)。需要说明的是，在去除所述隔离区内的层间介质层的过程中，还可以同时去除所述隔离区内的部分厚度的伪栅极220(如图10所示)，以降低后续去除所述隔离区内的伪栅极的工艺成本。在本发明其他实施方式中，还可以先去除所述隔离区内的伪栅极，再去除所述隔离区内的层间介质层。
其中，在去除所述隔离区内的层间介质层时，采用第一工艺去除所述掺杂结构上方的层间介质层(如图9所示)，采用第二工艺去除剩余的层间介质层(如图10所示)；所述第二工艺参数对所述掺杂结构230的损伤小于所述第一工艺参数对所述掺杂结构230的损伤，从而降低该步骤中对位于隔离区20A内的掺杂结构230的损伤，进而提高器件的性能。
所述横切隔离沟槽W用于在伪栅极延伸方向上截断所述伪栅极，以在伪栅极延伸方向上隔离出的多个对应的器件结构。需要说明的是，为便于半导体集成工艺的进行，所述横切隔离沟槽W在沿垂直于伪栅极延伸方向上对多个并行的伪栅极同时进行切断，以同时隔离出多个器件结构。
其中，所述横切隔离沟槽W还同时截断所述层间介质层，从而可以在后续形成横切隔离结构时提供较大的工艺开口，提高横切隔离结构的质量。
本发明实施例中，在采用第一工艺去除所述掺杂结构230上方的层间介质层中，还同时去除所述隔离区内的部分侧墙。需要说明的是，基于侧墙的材料与所述掺杂结构的保护层相同，所述侧墙被去除的厚度仅限于采用第一工艺去除的厚度，在采用第二工艺进行剩余层间介质层的去除则无法再进行侧墙部分的去除。
在本发明实施例中，为便于工艺控制，采用第一工艺去除的层间介质层250的厚度较小。具体的，采用第一工艺去除所述层间介质层，直至剩余的层间介质层的顶面与所述掺杂结构的顶部的垂直距离为50埃～100埃，从而避免第一工艺对掺杂结构造成损伤。
考虑到掺杂结构并不具有平整的顶面，相应的距离不易控制，在本发明实施例中，还可以进一步以所述鳍部的顶面为基准进行控制。具体的，考虑所述掺杂结构的高度与所述鳍部顶面的高度大致相同，采用第一工艺去除所述层间介质层，直至剩余的层间介质层的顶面与所述鳍部的顶面的距离为50埃～100埃，从而避免第一工艺对掺杂结构造成损伤。
在本发明实施例中，第一工艺和第二工艺可以为相同的工艺，不同的工艺参数，以便于工艺流程的进行。其中，去除所述隔离区内的层间介质层的工艺可以为刻蚀工艺，所述第一工艺可以为具有第一工艺参数的刻蚀工艺，所述第二工艺可以为具有第二工艺参数的刻蚀工艺，其中，所述第二工艺参数的刻蚀工艺对所述掺杂结构的刻蚀速率小于所述第一工艺参数的刻蚀工艺对所述掺杂结构的刻蚀速率，从而降低刻蚀工艺对所述掺杂结构的损伤。
可以理解的是，所述第二工艺参数的刻蚀工艺对所述掺杂结构的刻蚀速率越小，对所述掺杂结构的损伤越小，在最优示例中，所述第二工艺参数的刻蚀工艺对所述掺杂结构的刻蚀速率可以接近0，从而不对所述掺杂结构产生损伤。
在本发明实施例中，所述掺杂结构包括掺杂电极，以及环绕在所述掺杂电极外侧的保护层，对应的，进行刻蚀工艺中，所述刻蚀工艺首先接触的是保护层，为使本发明实施例的掺杂结构不受损伤，可以设置所述第二工艺参数的刻蚀工艺对所述保护层的刻蚀速率小于所述第一工艺参数的刻蚀工艺对所述保护层的刻蚀速率。
在进一步的示例中，若所述第二工艺参数不可避免的对所述保护层产生损伤，则可以进一步设置所述第二工艺参数的刻蚀工艺对所述掺杂电极的刻蚀速率小于所述第一工艺参数的刻蚀工艺对所述掺杂电极的刻蚀速率，从而降低刻蚀工艺对掺杂电极的损伤。
在本发明实施例中，所述层间介质层250为氧化硅，所述保护层231为氮化硅，所述刻蚀工艺可以为干法刻蚀工艺，对应的，所述第一工艺参数中，所述工艺气体包括CF4、CHF3中的一种或多种，其中，CF4的流量为80sccm～120sccm，CHF3的流量为80sccm～120sccm，从而实现对氧化硅和氮化硅的同时去除；所述第二工艺参数中，所述工艺气体包括C4F6、C4F8中的一种或多种，其中，C4F6的流量为10sccm～50sccm，C4F8的流量为10sccm～50sccm，从而实现氧化硅的单独去除。
其中，在第一工艺参数中，所述工艺气体中还可以进一步包括O2，对应的流量为10sccm～30sccm，从而提高刻蚀速率；在第二工艺参数中，所述工艺气体还可以进一步包括O2，对应的流量为10sccm～100sccm，以及Ar，对应的流量为500sccm～1000sccm，以氩气氦气，起到促进C4F6或C4F8的解离，并且，在第二工艺参数中，还可以设置压力为10mT～100mT，以提高刻蚀方向的垂性，同时，还可以设置源功率(source power)为10W～100W，偏置电压(bias voltage)500V～1500V。
在本发明实施例中，所述干法刻蚀工艺可以为感应耦合工艺，所述感应耦合工艺中，解离功率为300W～800W，加速功率为500W～1000W。
在去除所述隔离区内的伪栅极的过程中(如图11所示)，可以采用与所述第一工艺和第二工艺相同的工艺，以及与所述第一工艺和第二工艺不同的第三工艺参数实现，从而可以简化工艺流程。
具体的，可以采用第三工艺参数的干法刻蚀工艺去除所述隔离区内的伪栅极。对应的，在所述采用第三工艺参数的干法刻蚀工艺去除所述隔离区内的伪栅极的步骤中，采用的工艺气体为含氯气体，所述含氯气体可以包括Cl2，所述Cl2的流量为0.1sccm～300sccm。
在本发明实施例中，还进一步在去除所述隔离区内的伪栅极之后，进一步采用第四工艺参数的干法刻蚀工艺，去除所述隔离区内的部分侧墙(参考图12)，从而为后续的横切隔离结构的形成工艺提供较大的工艺空间。
需要说明的是，基于所述侧墙与所述保护层的材料相同，本步骤中对侧墙的去除仅是少量去除，以避免对保护层中的掺杂电极造成损伤。具体的，第四工艺参数的干法刻蚀工艺中，工艺气体可以包括：CH2F2，对应的流量可以为10sccm～100sccm；O2，对应的流量可以为10sccm～50sccm；Ar，对应的流量可以为50sccm～100sccm。
参考图13，形成填充在所述横切隔离沟槽内的横切隔离结构260。
通过形成填充所述横切隔离沟槽的横切隔离结构260，以实现对器件结构的隔离。其中，所述横切隔离结构260的材料可以为绝缘材料，以使器件结构之间电性隔离。
其中，所述横切隔离结构260的材料可以为氮化硅、氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。在本发明实施例中，所述横切隔离结构260的材料可以为氮化硅。
在本发明实施例中，形成填充所述横切隔离沟槽的横切隔离结构260的流程可以包括：形成完全覆盖所述基底具有所述横切隔离沟槽一侧的横切隔离材料；研磨去除所述基底表面的横切隔离材料，保留所述横切隔离沟槽内的横切隔离材料作为所述横切隔离结构260。
其中，形成横切隔离材料的工艺可以为流动化学气相沉积工艺(FlowableChemical Vapor Deposition，FCVD)。所述研磨工艺可以为化学机械研磨，以使所述横切隔离结构260形成良好的形貌特征。
在本发明实施例中，在去除所述隔离区内的层间介质层时，采用第一工艺去除所述掺杂结构上方的层间介质层，采用第二工艺去除剩余的层间介质层；所述第二工艺参数对所述掺杂结构的损伤小于所述第一工艺参数对所述掺杂结构的损伤，从而降低该步骤中对位于隔离区内的掺杂结构的损伤，提高器件的性能。
本发明实施例还公开了一种半导体结构，参见图14至图17，其中，图15为图14中CC’方向的剖面图，图16为图14中DD’方向的剖面图，图17为图14中EE’方向的剖面图，包括：
基底300，所述基底300包括衬底301、位于所述衬底301上的多个伪栅极320、分别位于各所述伪栅极320两侧的掺杂结构330；位于所述多个伪栅极320之间的层间介质层350，所述层间介质层350覆盖至少部分所述掺杂结构330；位于所述基底300上的横切隔离沟槽360，所述横切隔离沟槽360隔离所述多个伪栅极320和所述多个伪栅极320之间的层间介质层350，且暴露至少部分所述掺杂结构。
所述衬底301用于为其他结构提供支撑。在本发明实施例中，所述衬底301的材料可以为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。所述衬底301表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
所述伪栅极320为后续制程中形成的金属栅极结构占据空间位置。所述伪栅极可以为多晶硅，在其他实施例中，所述伪栅极的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
其中，为便于同时设立多个器件结构，通常在所述衬底上同时设立多个并行的伪栅极320，从而便于在器件形成工艺中同时进行对应的处理，从而简化工艺流程。
在本发明实施例中，所述基底还包括凸立于所述衬底301上的分立的鳍部302，所述鳍部具有通槽，所述多个伪栅极320横跨所述鳍部302；所述掺杂结构330填充所述鳍部302的通槽。
所述掺杂结构330位于所述鳍部302上，从而以所述鳍部301为沟道结构，进行器件的控制。所述掺杂结构330用于为器件结构提供源漏电极，从而实现相应的器件控制。在本发明实施例中，所述掺杂结构330包括掺杂电极332，以及环绕在所述掺杂电极外侧的保护层331。所述掺杂电极332用于作为源漏电极，所述保护层331用于保护所述掺杂电极332，避免所述掺杂电极332在相关工艺过程中被损伤。
所述掺杂电极332的材料可以为掺杂的半导体材料，如多晶硅掺杂材料、锗掺杂材料等，所述保护层331的材料可以为氮化硅，在其他实施例中，所述保护层还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
在本发明实施例中，所述伪栅极320上还可以设置有硬掩膜层340，所述层间介质层350与所述硬掩膜层340齐平。其中，所述硬掩膜层340用于保护所述伪栅极320，所述硬掩膜层340的材料可以为氮化硅，其他实施例中，所述硬掩膜层的材料还可以为氮氧化硅。
可选的，所述基底300还包括位于所述掺杂结构330与所述伪栅极320之间的侧墙321，所述侧墙321的材料与所述掺杂结构330的保护层331相同。
可选的，所述基底300还可以包括位于所述掺杂结构330与所述伪栅极320之间的侧墙321，所述侧墙321设置在伪栅极320两侧，所述侧墙321可以定义掺杂电极332的形成区域。所述侧墙321的材料可以为氮化硅。在本发明的其他实施例中，所述侧墙的材料也可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
其中，所述基底300包括隔离区30A，所述隔离区30A的延伸方向与所述多个伪栅极320相交，可选的，所述多个伪栅极320并行排列，所述隔离区30A的延伸方向垂直于所述多个并行的伪栅极320的延伸方向。所述隔离区30A为所述基底300用于形成横切隔离沟槽的区域，该区域覆盖所述多个伪栅极320的部分结构，且至少覆盖部分所述掺杂结构330，以及所述多个伪栅极320之间的部分空间，以在隔离区30A设置横切隔离沟槽。
所述隔离区30A的宽度不宜过大也不宜过小，若所述隔离区30A的过大，对应的横切隔离沟槽的宽度也会对应过大，会占用过多的空间，不利于缩小半导体结构的尺寸；若所述隔离区30A的宽度过小，对应的横切隔离沟槽的宽度也会对应过小，不利于起到隔离器件的作用。相应的，隔离区30A的宽度可以为10纳米至30纳米。
进一步的，所述层间介质层350可以设立在环绕所述掺杂结构330之间且覆盖所述掺杂结构330之上，用于保护器件结构并为器件结构提供支撑和隔离。
所述层间介质层350的材料可以为绝缘材料。本实施例中，所述层间介质层350的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
所述横切隔离沟槽360用于在伪栅极320延伸方向上截断所述伪栅极320，以在伪栅极320延伸方向上隔离出的多个对应的器件结构。需要说明的是，所述横切隔离沟槽360暴露出部分所述掺杂结构330的保护层331。
其中，所述横切隔离沟槽360还同时截断所述层间介质层350，从而可以在形成横切隔离结构时提供较大的工艺开口，提高横切隔离结构的质量。
在本发明的其他实施例中，还可以形成材料与掺杂结构保护层331不同的侧墙321，从而实现对侧墙321的完全去除。
进一步的，所述半导体结构还包括：设置填充在所述横切隔离沟槽内的横切隔离结构。
在本发明的其他实施例中，还可以进一步设置填充在所述横切隔离沟槽内的横切隔离结构，用于实现对器件结构的隔离。其中，所述横切隔离结构的材料可以为绝缘材料，以使器件结构之间电性隔离。其中，所述横切隔离结构的材料可以为氮化硅、氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。在本发明实施例中，所述横切隔离结构的材料可以为氮化硅。
在本发明实施例中，为了避免对掺杂结构的损伤，首先采用第一工艺去除所述掺杂结构上方的层间介质层，采用第二工艺去除剩余的层间介质层；所述第二工艺参数对所述掺杂结构的损伤小于所述第一工艺参数对所述掺杂结构的损伤，从而降低对位于隔离区内的掺杂结构的损伤，提高器件的性能。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、位于所述衬底上的多个伪栅极，以及分别位于各所述伪栅极两侧的掺杂结构；所述基底包括隔离区，所述隔离区的延伸方向与所述多个伪栅极相交，且至少覆盖部分所述掺杂结构；
在所述多个伪栅极之间形成层间介质层，所述层间介质层填充在所述掺杂结构之间且覆盖所述掺杂结构；
去除所述隔离区内的伪栅极和层间介质层，形成横切所述多个伪栅极的横切隔离沟槽；
其中，在去除所述隔离区内的层间介质层时，采用第一工艺去除所述掺杂结构上方的层间介质层，采用第二工艺去除剩余的层间介质层；所述第二工艺参数对所述掺杂结构的损伤小于所述第一工艺参数对所述掺杂结构的损伤。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述采用第一工艺去除所述掺杂结构上方的层间介质层的步骤中，采用第一工艺去除所述层间介质层，直至剩余的层间介质层的顶面与所述掺杂结构的顶部的垂直距离为50埃～100埃。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，采用刻蚀工艺去除所述隔离区内的层间介质层，所述第一工艺为具有第一工艺参数的刻蚀工艺，所述第二工艺为具有第二工艺参数的刻蚀工艺，其中，所述第二工艺参数的刻蚀工艺对所述掺杂结构的刻蚀速率小于所述第一工艺参数的刻蚀工艺对所述掺杂结构的刻蚀速率。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述掺杂结构包括掺杂电极，以及环绕在所述掺杂电极外侧的保护层，所述第二工艺参数的刻蚀工艺对所述保护层的刻蚀速率小于所述第一工艺参数的刻蚀工艺对所述保护层的刻蚀速率。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第二工艺参数的刻蚀工艺对所述掺杂电极的刻蚀速率小于所述第一工艺参数的刻蚀工艺对所述掺杂电极的刻蚀速率。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述层间介质层为氧化硅，所述保护层为氮化硅，所述刻蚀工艺为干法刻蚀工艺；
所述第一工艺参数中，所采用的工艺气体包括CF4、CHF3中的一种或多种，其中，CF4的流量为80sccm～120sccm，CHF3的流量为80sccm～120sccm；
所述第二工艺参数中，所采用的工艺气体包括C4F6、C4F8中的一种或多种，其中，C4F6的流量为10sccm～50sccm，C4F8的流量为10sccm～50sccm。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺为感应耦合工艺，所述感应耦合工艺中，解离功率为300W～800W，加速功率为500W～1000W。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括凸立于所述衬底上的分立的鳍部，所述鳍部具有通槽；所述多个伪栅极横跨所述鳍部，所述掺杂结构填充所述鳍部的通槽；所述采用第一工艺去除所述掺杂结构上方的层间介质层的步骤中，采用第一工艺去除所述层间介质层，直至剩余的层间介质层的顶面与所述鳍部的顶面的距离为50埃～100埃。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述去除所述隔离区内的伪栅极和层间介质层的步骤中，采用第三工艺参数的干法刻蚀工艺去除所述隔离区内的伪栅极。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第三工艺参数中，所采用的工艺气体为含氯气体，所述含氯气体包括Cl2，所述Cl2的流量为0.1sccm～300sccm。
11.如权利要求4所述的半导体结构的形成方法，其特征在于，所述基底还包括位于所述掺杂结构与所述伪栅极之间的侧墙，所述侧墙的材料与所述掺杂结构的保护层相同；
在采用第一工艺去除所述掺杂结构上方的层间介质层的步骤中，还同时去除所述隔离区内的部分侧墙。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在采用第一工艺去除所述掺杂结构上方的层间介质层的步骤中，还同时去除所述隔离区内的部分厚度的伪栅极。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成横切所述多个伪栅极的横切隔离沟槽的步骤之后，还包括：
采用第四工艺参数的干法刻蚀工艺去除所述隔离区内的部分侧墙。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成横切所述多个伪栅极的横切隔离沟槽的步骤之后，还包括：
形成填充在所述横切隔离沟槽内的横切隔离结构。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述伪栅极上还形成有硬掩膜层，所述在所述多个伪栅极之间形成层间介质层的步骤之后，所述去除所述隔离区内的伪栅极和层间介质层的步骤之前，还包括：
去除所述隔离区内的硬掩膜层和部分层间介质层，以露出所述隔离区内的伪栅极。
16.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底、位于所述衬底上的多个伪栅极、分别位于各所述伪栅极两侧的掺杂结构；
位于所述多个伪栅极之间的层间介质层，所述层间介质层覆盖至少部分所述掺杂结构；
位于所述基底上的横切隔离沟槽，所述横切隔离沟槽隔离所述多个伪栅极和所述多个伪栅极之间的层间介质层，且暴露至少部分所述掺杂结构。
17.如权利要求16所述的半导体结构，其特征在于，所述掺杂结构包括掺杂电极，以及环绕在所述掺杂电极和所述层间介质层之间的保护层，所述横切隔离沟槽暴露出所述掺杂结构的保护层。
18.如权利要求16所述的半导体结构，其特征在于，所述基底还包括凸立于所述衬底上的分立的鳍部，所述多个伪栅极横跨所述鳍部；所述掺杂结构位于所述鳍部上。
19.如权利要求16所述的半导体结构，其特征在于，所述基底还包括位于所述掺杂结构与所述伪栅极之间的侧墙，所述侧墙的材料与所述掺杂结构的保护层相同。
20.如权利要求16所述的半导体结构，其特征在于，所述伪栅极上还设置有硬掩膜层，所述层间介质层与所述硬掩膜层齐平。
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