CN113725209B - 一种SiC/Si Cascode器件用多芯片并联结构 - Google Patents
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Abstract
本发明公开了一种SiC/Si Cascode器件用多芯片并联结构，包括低压Si MOSFET和SiC JFET，多个低压Si MOSFET和多个SiC JFET以共栅共源的方式连接构成一个SiC/Si Cascode器件；多个SiC JFET的源极之间通过桥接支路连接。本发明极大的抑制多个SiC/Si Cascode器件并联时开关过程中电流的不均衡，进而抑制并联芯片之间的开关损耗和结温差异，避免了局部热应力集中的情况，提高了并联整体的可靠性。
Description
技术领域
本发明属于电力电子器件技术领域，具体涉及一种SiC/Si Cascode器件用多芯片并联结构。
背景技术
近年来，以碳化硅(Silicon Carbon，SiC)器件为主的第三代功率半导体器件发展迅猛。相较于传统的硅器件，SiC器件具有导通电阻小、寄生电容小、最大开关频率高以及最大工作结温高等诸多优良的特性。因此，SiC器件在电动汽车的充电桩和电机驱动系统、光伏逆变器、多电飞机、船舶电源系统以及电网中直流断路器等诸多的应用场合有着巨大的潜力和广阔的发展前景。
当前主流的全控型SiC芯片主要包括SiC结型场效应晶体管(Junction FieldEffect Transistors，JFET)以及SiC金属氧化物半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistors,MOSFET)。其中SiC JFET的芯片制造工艺相对成熟，但是通常为常开型器件，直接使用的驱动方式较为复杂。在实际应用中，常开型的SiCJFET通常与一个低压常闭型MOSFET以共栅共源的形式进行连接形成一个常闭型的器件，称之为SiC/Si Cascode器件。半导体厂商United SiC将SiC JFET与低压MOSFET的裸芯片通过纳米银烧结的方式直接堆叠在一起形成一个芯片，由此可以将共栅共源连接的SiC JFET和低压MOSFET整体视为一个芯片。与SiC MOSFET相比，SiC/Si Cascode器件没有栅极氧化层缺陷的问题，阈值电压的热稳定性较好；在同样的耐压等级别下，由于SiC JFET通常为常开型器件，SiC/Si Cascode器件整体的通态电阻可以比SiC MOSFET更低，进而具有更小的导通损耗；在开关过程中，SiC/Si Cascode器件有自发形成电流型驱动的机制，这会极大地提高开关速度，减小开关损耗；此外，SiC/Si Cascode器件的反向导通性能由低压MOSFET的体二极管决定，这与耐压相对较高的SiC MOSFET体二极管相比在反向恢复特性以及导通压降方面都具有一定的优势。除了在部分器件性能方面的优势之外，SiC/Si Cascode器件在芯片制造工艺方面的成熟度要高于SiC MOSFET,因此在未来的市场推广和应用中可能扮演较为重要的角色。
在SiC芯片的生产制造过程中，为了提高芯片的良率，单个SiC芯片的面积通常较小，这进一步导致单个SiC芯片的电流容量较小。目前市场上单个SiC芯片的最大电流容量为200A，而在大多数应用场合需要器件的电流承载能力达到400A甚至更高，为了满足更高的电流承载能力的要求，通常需要多个SiC芯片进行并联扩容。多个SiC芯片并联时，器件自身参数、布局以及散热条件的差异会导致各个芯片承受的电流不一致。这会进一步导致并联芯片的通态损耗以及开关损耗出现差异，导致各个芯片的的结温不同。在实际连续的运行过程中，这会使不同的芯片感受到热循环和功率循环不同，从而导致各个并联芯片的退化程度不一致。芯片性能退化程度的不一致会进一步增大并联芯片承受电流的差异性，加速部分芯片的老化和失效，进而威胁并联芯片整体的可靠性和寿命。为了避免多个SiC芯片并联时电流不均匀分布带来的危害，在实际的应用场合中，多个SiC芯片并联之后通常需要降额使用，从而避免部分芯片承受的电流应力过大引起的可靠性问题。但是这样做的经济性很低，绝大部分SiC芯片的电流承载能力没有得到充分的利用。为了充分的利用每一个SiC芯片的电流容量并避免出现严重的可靠性问题，需要对多个SiC芯片的并联均流特性进行深入研究，并提出相应的优化设计方案，这对于SiC芯片在实际中的应用和推广具有极其重要的意义。
目前针对SiC MOSFET并联均流问题的已经提出了一些优化设计的方法策略，包括主功率回路的布局优化、驱动回路的布局优化、集成磁性元件的均流策略以及采用有源驱动控制实现均流等方式。但是对于多个SiC/Si Cascode器件并联均流问题优化却基本处于空白。由于SiC/Si Cascode器件是由两个器件通过共栅共源连接形成的复合型器件，其均流机制度相较于SiC MOSFET更为复杂，同时具有更大的自由度，可以进行优化设计的参数更多。
发明内容
本发明所要解决的技术问题在于针对上述现有技术中的不足，提供一种SiC/SiCascode器件用多芯片并联结构，用于基于PCB布局设计的分立SiC/Si Cascode器件并联同时也可以在封装的过程中用于SiC/Si Cascode器件裸芯片的并联，容易实施，不增加布局或者封装设计的复杂度，不需要额外的成本，适合大规模的市场应用。
本发明采用以下技术方案：
一种SiC/Si Cascode器件用多芯片并联结构，包括低压Si MOSFET和SiC JFET，多个低压Si MOSFET和多个SiC JFET以共栅共源的方式连接构成一个SiC/Si Cascode器件；多个SiC JFET的源极之间通过桥接支路连接。
具体的，低压Si MOSFET为M1，M2，……，Mn，SiC JFET为J1，J2，……，Jn；M1，M2，……，Mn的栅极g并联后连接至并联结构的G，M1，M2，……，Mn的漏极d分别连接对应J1，J2，……，Jn的功率源极m1，m2，……，mn；M1，M2，……，Mn的驱动源极k经对应的功率源极s分别与J1，J2，……，Jn的栅极g连接，驱动源极k并联连接并联结构的K，功率源极s并联连接并联结构的S，J1，J2，……，Jn的漏极d并联连接并联结构的D。
进一步的，J1，J2，……，Jn的功率源极m1，m2，……，mn之间并联连接。
具体的，多个SiC/Si Cascode器件并联连接构成功率模块的开关。
进一步的，多个SiC/Si Cascode器件共用一个驱动。
与现有技术相比，本发明至少具有以下有益效果：
本发明一种SiC/Si Cascode器件用多芯片并联结构，将多个SiC/Si cascode器件并联之后，额外增加辅助的支路，将所有并联器件中SiC JFET的源极直接连接在一起，增加了并联结构整体的对称性，促进了开通电流的均衡分布，并进一步平衡了并联芯片之间的结温；通过多个芯片的并联连接可以极大地提高器件整体承载大电流的能力，而将所有SiCJFET的源极通过桥接支路连接可以极大地抑制并联芯片开通时刻的电流差异，增强并联整体的可靠性。
进一步的，低压Si MOSFET和SiC JFET通过PCB上的铜线直接连接，或者通过封装方式直接在裸片上进行连接，减小连接线上的寄生电感，提高整体的开关性能。
进一步的，J1，J2，……，Jn的功率源极m1，m2，……，mn之间并联连接，促进并联器件中SiC JFET栅源极之间电压的均衡，进而抑制了并联芯片之间开通电流的差异。
进一步的，多个SiC/Si Cascode器件并联连接构成功率模块的开关可以极大地提高功率模块的载流能力。
进一步的，多个SiC/Si Cascode器件共用一个驱动，结构简单，操控方便。
综上所述，本发明适用于由于芯片分布位置、DBC布局以及散热条件不完全对称导致的芯片等效热阻不均衡和结温差异，同时实现驱动电阻的集成，提高了驱动的稳定性。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
图1为本发明的电路结构图；
图2为本发明电流优化示意图，其中，(a)为优化前电流分布，(b)为优化后电流分布。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
在附图中示出了根据本发明公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
本发明提供了一种SiC/Si Cascode器件用多芯片并联结构，在SiC/Si Cascode器件并联时，通过增加一条辅助的桥接支路，将并联SiC/Si Cascode器件中SiC JFET的源极连接在一起。通过采用本发明电路结构可以降低不对称布局对于多个SiC/Si Cascode器件并联时动态均流性能的影响，有效地均衡并联SiC/Si Cascode器件的开关电流分布，进而促进开关损耗的均匀分布，抑制并联的芯片之中出现部分芯片结温过高的情况，进而提高并联芯片整体的电流承载能力和可靠性，满足充分发挥SiC/Si Cascode器件在实际应用中的潜力和价值并且填补多个SiC/Si Cascode器件并联扩容的技术空白。
请参阅图1，本发明一种SiC/Si Cascode器件用多芯片并联结构，包括低压SiMOSFET和SiC JFET，SiC/Si Cascode器件中的低压Si MOSFET为M1，M2，……，Mn，SiC/SiCascode器件中的SiC JFET为J1，J2，……，Jn；Mi和Ji以共栅共源的方式连接在一起构成一个SiC/Si Cascode器件，d，g，k，s分别代表SiC/Si Cascode器件的漏极，栅极，驱动源极和功率源极，多个SiC/Si Cascode器件并联构成具有开断大电流能力的开关器件。
具体的，M1，M2，……，Mn的栅极g并联后连接至并联结构的G，M1，M2，……，Mn的漏极d并联连接对应J1，J2，……，Jn的功率源极s；M1，M2，……，Mn的驱动源极k经对应的功率源极s分别与J1，J2，……，Jn的栅极g连接，驱动源极k并联连接并联结构的K，功率源极s并联连接并联结构的S，J1，J2，……，Jn的漏极d并联连接并联结构的D。
为了促进并联芯片之间开关电流的均衡分布，将SiC/Si Cascode器件中SiC JFET的功率源极(m1，m2，……，mn)连接在一起，促进SiC/Si Cascode器件中SiC JFET栅源电压的均衡分布，进而保证电流的均衡分布。
多个SiC/Si Cascode器件并联连接构成功率模块的开关，多个SiC/Si Cascode器件共用一个驱动，功率模块的主体DBC基板上开有用于调整芯片等效热阻的矩形区域，矩形区域设置在主体DBC基板的底面铜层中，主体DBC基板上设置有驱动电阻DBC基板，功率模块的拓扑结构为半桥结构，包括上桥臂和下桥臂，多个SiC/Si Cascode器件并联设置在上桥臂和下桥臂的开关位置处。
本发明既可以用于基于PCB布局设计的分立SiC/Si Cascode器件并联同时也可以在封装的过程中用于SiC/Si Cascode器件裸芯片的并联。该方法实施难度较低，不会增加布局或者封装设计的复杂度，而且基本不需要额外的成本，适合大规模的市场应用。
请参阅图2，其中图2(a)为两个SiC/Si cascode器件直接并联之后，两个芯片各自的开通电流情况，可以看到，两个芯片的开通电流有较大的差异；而图2(b)是采用了桥接支路进行优化之后，两个并联SiC/Si cascode器件各自开通电流的情况，可以看到此时开通电流的差异大大减小，基本趋于一致，由此可以验证所提优化方法的有效性。
综上所述，本发明一种SiC/Si Cascode器件用多芯片并联结构，极大的抑制多个SiC/Si Cascode器件并联时开关过程中电流的不均衡，进而抑制并联芯片之间的开关损耗和结温差异，避免了局部热应力集中的情况，提高了并联整体的可靠性。
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。
Claims (3)
1.一种SiC/SiCascode器件用多芯片并联结构，其特征在于，包括低压SiMOSFET和SiCJFET，多个低压Si MOSFET和多个SiC JFET以共栅共源的方式连接构成一个SiC/SiCascode器件；多个SiC JFET的源极之间通过桥接支路连接，多个SiC/Si Cascode器件并联连接构成功率模块的开关；
低压SiMOSFET为M1，M2，……，Mn，SiC JFET为J1，J2，……，Jn；M1，M2，……，Mn的栅极g并联后连接至并联结构的G，M1，M2，……，Mn的漏极d分别连接对应J1，J2，……，Jn的功率源极m1，m2，……，mn；M1，M2，……，Mn的驱动源极k经对应的功率源极s分别与J1，J2，……，Jn的栅极g连接，驱动源极k并联连接并联结构的K，功率源极s并联连接并联结构的S，J1，J2，……，Jn的漏极d并联连接并联结构的D。
2.根据权利要求1所述的SiC/Si Cascode器件用多芯片并联结构，其特征在于，J1，J2，……，Jn的功率源极m1，m2，……，mn之间并联连接。
3.根据权利要求1所述的SiC/SiCascode器件用多芯片并联结构，其特征在于，多个SiC/Si Cascode器件共用一个驱动。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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