CN113725157A - 阵列基板及其制作方法 - Google Patents
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Abstract
本发明提供一种阵列基板及其制作方法，该阵列基板包括：衬底基板；形成在所述衬底基板上的第一金属层，所述第一金属层包括栅极和扫描线，所述栅极与所述扫描线连接；形成在所述衬底基板上且覆盖所述第一金属层的栅极绝缘层；形成在所述栅极绝缘层上的第二金属层，所述第二金属层包括源极和数据线，所述源极与所述数据线相连，所述源极与所述栅极在所述阵列基板的投影上对齐或部分重叠；形成在所述栅极绝缘层上的金属氧化物半导体层，所述金属氧化物半导体层包括像素电极和有源层，所述像素电极经过导体化处理，所述像素电极与所述有源层连接，所述有源层与所述源极连接，且所述有源层对应位于所述源极和所述栅极上方。
Description
技术领域
本发明涉及显示技术领域，特别是涉及一种阵列基板及其制作方法。
背景技术
随着科技的不断发展，显示技术也得到了快速的发展，薄膜晶体管TFT(Thin FilmTransistor)技术由原来的a-Si(非晶硅)薄膜晶体管发展到现在的LTPS(低温多晶硅)薄膜晶体管、Oxide(金属氧化物)薄膜晶体管等，金属氧化物TFT相较于低温多晶硅TFT和非晶硅TFT，具有高电子迁移率、高透光率、低漏电流、低沉积温度、制作工艺简单、大面积均匀性好、制造成本低等优点。其中，金属氧化物TFT一般包括ESL(Etch Stop Layer，蚀刻阻挡层)型TFT和BCE(Back Channel Etch，背沟道蚀刻)型TFT。
如图1所示的现有技术中BCE型阵列基板的截面示意图以及图2所示的ESL型阵列基板的截面示意图，BCE型阵列基板和ESL型阵列基板均包括衬底基板41、栅极42、栅极绝缘层43、有源层44(有源层44的材质为金属氧化物，一般为IGZO)、源极461、漏极462和钝化层47。同时，ESL型阵列基板相较于BCE型阵列基板在有源层44上方多增加了一层蚀刻阻挡层45，蚀刻阻挡层45能够对有源层44进行保护，以防止有源层44背沟道刻蚀损伤。
由于BCE型TFT在对源极461和漏极462进行背沟道蚀刻时会损伤有源层44，所以目前的金属氧化物TFT一般采用ESL型TFT，以避免背沟道的过蚀刻。但是ESL型TFT在制作蚀刻阻挡层45时需要增加一道光罩刻蚀制程，故增加了光罩使用数量，使得制造成本增加，同时制造流程也较为复杂，导致生产良率降低。同时，目前大多数的阵列基板的制作工艺，其使用的光罩数量都在六道以上，这极大地增加了制造成本。
发明内容
为了解决上述技术问题，本发明提出一种阵列基板及其制作方法，该阵列基板只利用一道光罩制程就制作形成像素电极和有源层，节省了光罩及制造成本，降低了工艺复杂度，提高了生产良率；同时，像素电极和有源层为一体结构，不仅使像素电极和有源层之间的连接导通性能更好，而且增大了开口率，使得阵列基板的透光率增加。
本发明提供一种阵列基板的制作方法，所述制作方法包括：
提供衬底基板；
在所述衬底基板上形成第一金属薄膜，对所述第一金属薄膜进行蚀刻制作第一金属层，所述第一金属层包括栅极和扫描线，所述栅极与所述扫描线连接；
在所述衬底基板上形成覆盖所述第一金属层的栅极绝缘层；
在所述栅极绝缘层上形成第二金属薄膜，对所述第二金属薄膜进行蚀刻制作第二金属层，所述第二金属层包括源极和数据线，所述源极与所述数据线相连，所述源极与所述栅极在所述阵列基板的投影上对齐或部分重叠；
在所述栅极绝缘层上形成覆盖所述第二金属层的金属氧化物半导体薄膜，对所述金属氧化物半导体薄膜进行蚀刻制作金属氧化物半导体层，所述金属氧化物半导体层与所述源极相连，所述金属氧化物半导体层用于形成像素电极和有源层；
在所述金属氧化物半导体层和所述栅极绝缘层上涂布光阻，以所述第一金属层和所述第二金属层为遮罩对所述光阻进行曝光、显影，保留所述第一金属层和所述第二金属层上方区域的光阻，去除其它区域的光阻，使对应于所述第一金属层和所述第二金属层区域以外的金属氧化物半导体层暴露出来；
利用留下的光阻对所述暴露出来的金属氧化物半导体层进行导体化处理，使所述暴露出来的金属氧化物半导体层形成所述像素电极，未暴露出来的所述金属氧化物半导体层形成所述有源层，所述像素电极与所述有源层连接，所述有源层与所述源极连接，且所述有源层对应位于所述源极和所述栅极上方；
去除所述留下的光阻。
进一步地，所述制作方法还包括：
在所述栅极绝缘层上形成覆盖所述金属氧化物半导体层的钝化层；
在所述钝化层上形成氧化物导电薄膜，对所述氧化物导电薄膜进行蚀刻制作氧化物导电层，所述氧化物导电层包括公共电极。
进一步地，所述制作方法还包括：
在对所述第一金属薄膜进行蚀刻制作所述第一金属层时，所述第一金属层还包括公共电极线；
在所述栅极绝缘层上形成所述钝化层之后，先在所述公共电极线的上方区域通过蚀刻形成通孔，然后在所述钝化层上形成所述氧化物导电薄膜，再对所述氧化物导电薄膜进行蚀刻制作所述氧化物导电层，所述公共电极填入所述通孔内并与所述公共电极线连接。
进一步地，所述制作方法还包括：
在对所述第一金属薄膜进行蚀刻制作所述第一金属层时，所述第一金属层还包括第一外围走线；
在对所述第二金属薄膜进行蚀刻制作所述第二金属层时，所述第二金属层还包括第二外围走线；
在利用留下的光阻对所述暴露出来的金属氧化物半导体层进行导体化处理时，未暴露出来的所述金属氧化物半导体层还形成中间连接部，所述中间连接部对应位于所述第二外围走线的上方；
在对所述公共电极线的上方区域通过蚀刻形成所述通孔时，同时在所述第一外围走线的上方区域通过蚀刻形成第一桥接孔，在所述中间连接部的上方区域通过蚀刻形成第二桥接孔，所述中间连接部通过所述第二桥接孔暴露出来，再对所述中间连接部进行导体化处理，然后在所述钝化层上形成所述氧化物导电薄膜，再对所述氧化物导电薄膜进行蚀刻制作所述氧化物导电层，所述氧化物导电层还包括电连接部，所述电连接部同时填入所述第一桥接孔和所述第二桥接孔内并同时与所述第一外围走线和所述中间连接部连接。
进一步地，利用留下的光阻对所述暴露出来的金属氧化物半导体层进行导体化处理，具体包括：
利用留下的光阻对所述暴露出来的金属氧化物半导体层进行氢化处理或离子植入。
进一步地，以所述第一金属层和所述第二金属层为遮罩对所述光阻进行曝光、显影，具体包括：
在对所述光阻进行曝光时，光线从所述第一金属层于靠近所述衬底基板的一侧照射，然后对所述光阻进行显影，使留下的光阻与所述第一金属层和所述第二金属层具有相同的图案化结构且上下相互层叠。
进一步地，在所述栅极绝缘层上形成所述金属氧化物半导体薄膜，对所述金属氧化物半导体薄膜进行蚀刻制作所述金属氧化物半导体层时，所述金属氧化物半导体层包覆所述第二金属层。
本发明还提供一种阵列基板，所述阵列基板由以上所述的阵列基板的制作方法制作形成，所述阵列基板包括：
衬底基板；
形成在所述衬底基板上的第一金属层，所述第一金属层包括栅极和扫描线，所述栅极与所述扫描线连接；
形成在所述衬底基板上且覆盖所述第一金属层的栅极绝缘层；
形成在所述栅极绝缘层上的第二金属层，所述第二金属层包括源极和数据线，所述源极与所述数据线相连，所述源极与所述栅极在所述阵列基板的投影上对齐或部分重叠；
形成在所述栅极绝缘层上的金属氧化物半导体层，所述金属氧化物半导体层包括像素电极和有源层，所述像素电极经过导体化处理，所述像素电极与所述有源层连接，所述有源层与所述源极连接，且所述有源层对应位于所述源极和所述栅极上方。
进一步地，所述阵列基板还包括：
形成在所述衬底基板上的公共电极线；
形成在所述栅极绝缘层上且覆盖所述金属氧化物半导体层的钝化层；
形成在所述钝化层上的公共电极，所述公共电极线的上方区域设有通孔，所述通孔贯穿所述栅极绝缘层和所述钝化层，所述公共电极填入所述通孔内并与所述公共电极线连接。
进一步地，所述阵列基板还包括：
形成在所述衬底基板上的第一外围走线；
形成在所述栅极绝缘层上的第二外围走线；
形成在所述第二外围走线上的中间连接部，所述中间连接部对应位于所述第二外围走线的上方，所述中间连接部经过导体化处理；
形成在所述钝化层上的电连接部，所述第一外围走线的上方区域设有第一桥接孔，所述第一桥接孔贯穿所述栅极绝缘层和所述钝化层，所述中间连接部的上方区域设有第二桥接孔，所述第二桥接孔贯穿所述钝化层，所述电连接部同时填入所述第一桥接孔和所述第二桥接孔内并同时与所述第一外围走线和所述中间连接部连接。
本发明提供的阵列基板及其制作方法，先对金属氧化物半导体薄膜进行蚀刻制作金属氧化物半导体层，然后以第一金属层和第二金属层为遮罩对光阻进行曝光、显影，保留第一金属层和第二金属层上方区域的光阻，使对应于第一金属层和第二金属层区域以外的金属氧化物半导体层暴露出来，利用留下的光阻对暴露出来的金属氧化物半导体层进行导体化处理，使暴露出来的金属氧化物半导体层形成像素电极，未暴露出来的金属氧化物半导体层形成有源层，即该阵列基板只利用一道光罩制程就制作形成像素电极和有源层(以第一金属层和第二金属层为遮罩对光阻进行曝光、显影，无需额外光罩)，节省了光罩及制造成本，降低了工艺复杂度，提高了生产良率。同时，由于像素电极和有源层为一体结构，不仅使像素电极和有源层之间的连接导通性能更好，而且增大了开口率(无需利用漏极连接像素电极和有源层，省去了漏极的占用空间，使得像素电极的面积可以相应地增大)，使得阵列基板的透光率增加。而且该阵列基板的制造工艺更简单，从而节省了生产成本和生产周期。
附图说明
图1为现有技术一中BCE型阵列基板的截面示意图。
图2为现有技术二中ESL型阵列基板的截面示意图。
图3为本发明实施例中阵列基板的截面示意图。
图4为本发明实施例中阵列基板的平面结构示意图。
图5至图16为本发明实施例中阵列基板的制造过程示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
本发明的说明书和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
本发明的说明书和权利要求书中所涉及的上、下、左、右、前、后、顶、底等(如果存在)方位词是以附图中的结构位于图中的位置以及结构相互之间的位置来定义的，只是为了表达技术方案的清楚及方便。应当理解，方位词的使用不应限制本申请请求保护的范围。
如图3及图4所示，本发明实施例提供一种阵列基板，具体为TFT(薄膜晶体管)阵列基板。该阵列基板包括显示区(即TFT所在的区域，即图3中虚线的右侧区域)和外围区(外围区也称为非显示区或绑定区，即TFT与外部电路进行电连接的区域，即图3中虚线的左侧区域)。
如图3及图4所示，在本实施例中，该阵列基板的结构包括：
衬底基板11；
形成在衬底基板11上的第一金属层12，第一金属层12包括栅极121和扫描线122，栅极121与扫描线122连接；
形成在衬底基板11上且覆盖第一金属层12的栅极绝缘层13；
形成在栅极绝缘层13上的第二金属层14，第二金属层14包括源极141和数据线142，源极141与数据线142相连，源极141与栅极121在阵列基板的投影上对齐或部分重叠；
形成在栅极绝缘层13上的金属氧化物半导体层15，金属氧化物半导体层15包括像素电极151、有源层152和保护部154，像素电极151经过导体化处理，像素电极151与有源层152连接，有源层152与源极141连接，且有源层152对应位于源极141和栅极121上方，保护部154包覆数据线142(其中，位于栅极121上方部分的有源层152形成半导体通道，位于源极141上方部分的有源层152还对源极141起保护作用，保护部154对数据线142起保护作用，且位于数据线142上方部分的保护部154未经过导体化处理，位于数据线142两侧的保护部154经过导体化处理)。
进一步地，如图3及图4所示，在本实施例中，该阵列基板的结构还包括：
形成在衬底基板11上的公共电极线123，该公共电极线123用于公共电极171和外部电路的电连接；
形成在栅极绝缘层13上且覆盖金属氧化物半导体层15的钝化层16；
形成在钝化层16上的公共电极171，公共电极线123的上方区域设有通孔161，通孔161贯穿栅极绝缘层13和钝化层16，公共电极171填入通孔161内并与公共电极线123连接。
进一步地，如图3及图4所示，在本实施例中，阵列基板还包括：
形成在衬底基板11上的第一外围走线124；
形成在栅极绝缘层13上的第二外围走线143；
形成在第二外围走线143上的中间连接部153，中间连接部153对应位于第二外围走线143的上方，中间连接部153经过导体化处理；
形成在钝化层16上的电连接部172，第一外围走线124的上方区域设有第一桥接孔162，第一桥接孔162贯穿栅极绝缘层13和钝化层16，中间连接部153的上方区域设有第二桥接孔163，第二桥接孔163贯穿钝化层16，电连接部172同时填入第一桥接孔162和第二桥接孔163内并同时与第一外围走线124和中间连接部153连接，即电连接部172通过中间连接部153与第二外围走线143导电连接。
具体地，该第一外围走线124和第二外围走线143位于外围区，用于扫描线122和/或数据线142与外部电路的电连接。具体地，阵列基板上设有多根扫描线122和多根数据线142，多根扫描线122和/或多根数据线142在外围区与驱动芯片(图未示)连接时，由于扫描线122和数据线142的数量较多且依次排列，故不利于线路的排布(走线)，使得阵列基板的扇出区域的面积增大，从而使得产品的边框变宽。在本实施例中，第一外围走线124可以与扫描线122相连，即扫描线122依次通过第一外围走线124、电连接部172、中间连接部153、第二外围走线143与外部电路电连接，从而使部分扫描线122在外围区通过第二外围走线143扇出，以减小扇出区域的面积；或者是第二外围走线143与数据线142相连，即数据线142依次通过第二外围走线143、中间连接部153、电连接部172、第一外围走线124与外部电路电连接，从而使部分数据线142在外围区通过第一外围走线124扇出，以减小扇出区域的面积；或者是以上两种方式的组合(当然，第一外围走线124和第二外围走线143也可以为其它用途的线路)。即本实施例通过双层金属层架构，减小了扇出区域的面积，从而使得产品的边框缩窄。
进一步地，如图3及图4所示，在本实施例中，像素电极151为面状结构，公共电极171为具有狭缝的梳状结构。
具体地，该阵列基板的制作方法包括以下步骤：
提供衬底基板11；
在衬底基板11上形成第一金属薄膜，对第一金属薄膜进行蚀刻制作第一金属层12，第一金属层12包括栅极121和扫描线122，栅极121与扫描线122连接；
在衬底基板11上形成覆盖第一金属层12的栅极绝缘层13；
在栅极绝缘层13上形成第二金属薄膜，对第二金属薄膜进行蚀刻制作第二金属层14，第二金属层14包括源极141和数据线142，源极141与数据线142相连，源极141与栅极121在阵列基板的投影上对齐或部分重叠；
在栅极绝缘层13上形成覆盖第二金属层14的金属氧化物半导体薄膜，对金属氧化物半导体薄膜进行蚀刻制作金属氧化物半导体层15，金属氧化物半导体层15与源极141相连，金属氧化物半导体层15用于形成像素电极151、有源层152和保护部154；
在金属氧化物半导体层15和栅极绝缘层13上涂布光阻2，该光阻2为正性光阻，以第一金属层12和第二金属层14为遮罩对光阻2进行曝光、显影，保留第一金属层12和第二金属层14上方区域的光阻2，去除其它区域的光阻2，使对应于第一金属层12和第二金属层14区域以外的金属氧化物半导体层15暴露出来；
利用留下的光阻2对暴露出来的金属氧化物半导体层15进行导体化处理，使暴露出来的金属氧化物半导体层15形成像素电极151，未暴露出来的金属氧化物半导体层15形成有源层152，像素电极151与有源层152连接，有源层152与源极141连接，且有源层152对应位于源极141和栅极121上方；保护部154包覆数据线142，其中位于数据线142上方部分的保护部154未经过导体化处理，位于数据线142两侧的保护部154经过导体化处理；
去除留下的光阻2。
进一步地，该制作方法还包括：
在栅极绝缘层13上形成覆盖金属氧化物半导体层15的钝化层16；
在钝化层16上形成氧化物导电薄膜，对氧化物导电薄膜进行蚀刻制作氧化物导电层17，氧化物导电层17包括公共电极171。
进一步地，该制作方法还包括：
在对第一金属薄膜进行蚀刻制作第一金属层12时，第一金属层12还包括公共电极线123；
在栅极绝缘层13上形成钝化层16之后，先在公共电极线123的上方区域通过蚀刻形成通孔161，然后在钝化层16上形成氧化物导电薄膜，再对氧化物导电薄膜进行蚀刻制作氧化物导电层17，公共电极171填入通孔161内并与公共电极线123连接。
进一步地，该制作方法还包括：
在对第一金属薄膜进行蚀刻制作第一金属层12时，第一金属层12还包括第一外围走线124；
在对第二金属薄膜进行蚀刻制作第二金属层14时，第二金属层14还包括第二外围走线143；
在利用留下的光阻2对暴露出来的金属氧化物半导体层15进行导体化处理时，未暴露出来的金属氧化物半导体层15还形成中间连接部153，中间连接部153对应位于第二外围走线143的上方；
在对公共电极线123的上方区域通过蚀刻形成通孔161时，同时在第一外围走线124的上方区域通过蚀刻形成第一桥接孔162，在中间连接部153的上方区域通过蚀刻形成第二桥接孔163，中间连接部153通过第二桥接孔163暴露出来，再对中间连接部153进行导体化处理，然后在钝化层16上形成氧化物导电薄膜，再对氧化物导电薄膜进行蚀刻制作氧化物导电层17，氧化物导电层17还包括电连接部172，电连接部172同时填入第一桥接孔162和第二桥接孔163内并同时与第一外围走线124和中间连接部153连接。
具体地，上述利用留下的光阻2对暴露出来的金属氧化物半导体层15进行导体化处理，具体包括：
利用留下的光阻2对暴露出来的金属氧化物半导体层15进行氢化处理或离子植入。其中，氢化处理可以为利用氢气(H2 treatment)或掺杂有氢气的气体对金属氧化物半导体层15进行处理，离子植入(ion implantation)可以利用BF3、PH3、Ar、He等气体对金属氧化物半导体层15进行处理。
具体地，上述以第一金属层12和第二金属层14为遮罩对光阻2进行曝光、显影，具体包括：
在对光阻2进行曝光时，光线从第一金属层12于靠近衬底基板11的一侧照射(即背侧曝光)，然后对光阻2进行显影，使留下的光阻2与第一金属层12和第二金属层14具有相同的图案化结构且上下相互层叠。
具体地，在栅极绝缘层13上形成金属氧化物半导体薄膜，对金属氧化物半导体薄膜进行蚀刻制作金属氧化物半导体层15时，金属氧化物半导体层15包覆第二金属层14。通过金属氧化物半导体层15包覆第二金属层14，可以避免在蚀刻形成金属氧化物半导体层15时蚀刻液对第二金属层14造成损伤(过蚀刻)。
以下对上述的阵列基板的制作方法进行详细描述：
1、如图5所示，并结合图3及图4，先在衬底基板11上形成第一金属薄膜，对第一金属薄膜进行蚀刻制作第一金属层12(包括光阻涂布、曝光、显影、蚀刻等步骤，在此不赘述)，第一金属层12包括栅极121、扫描线122、公共电极线123和第一外围走线124。其中栅极121、扫描线122和公共电极线123位于显示区(即图5中虚线的右侧区域)，第一外围走线124位于外围区(即图5中虚线的左侧区域)，栅极121与扫描线122连接。
具体地，衬底基板11可以为玻璃、塑料等透明材质，第一金属层12的材质可以为Cr、W、Ti、Ta、Mo、Al、Cu等金属或合金，也可以为多层金属薄膜构成的复合薄膜。
2、如图6及图7所示，并结合图3及图4，在衬底基板11上形成覆盖第一金属层12的栅极绝缘层13；在栅极绝缘层13上形成第二金属薄膜，对第二金属薄膜进行蚀刻制作第二金属层14(包括光阻涂布、曝光、显影、蚀刻等步骤，在此不赘述)，第二金属层14包括源极141、数据线142和第二外围走线143。其中源极141和数据线142位于显示区，第二外围走线143位于外围区，源极141与数据线142相连，源极141与栅极121在阵列基板的投影上对齐或部分重叠。
具体地，栅极绝缘层13的材质可以为氮化硅或氧化硅等。第二金属层14的材质可以为Cr、W、Ti、Ta、Mo、Al、Cu等金属或合金，也可以为多层金属薄膜构成的复合薄膜。
3、如图8及图9所示，并结合图3及图4，在栅极绝缘层13上形成覆盖第二金属层14的金属氧化物半导体薄膜，对金属氧化物半导体薄膜进行蚀刻制作金属氧化物半导体层15(包括光阻涂布、曝光、显影、蚀刻等步骤，在此不赘述)，金属氧化物半导体层15与源极141相连，且金属氧化物半导体层15包覆第二金属层14(即金属氧化物半导体层15包覆源极141、数据线142和第二外围走线143)。
具体地，通过金属氧化物半导体层15包覆第二金属层14，可以避免在蚀刻形成金属氧化物半导体层15时蚀刻液对第二金属层14造成损伤(过蚀刻)。金属氧化物半导体层15的材质可以为IGZO(铟镓锌氧化物)、IGZTO(铟镓锌锡氧化物)、Ln-IZO(镧系稀土-铟锌氧化物)或ITZO(铟锡锌氧化物)等。
4、如图10至图12所示，并结合图3及图4，在金属氧化物半导体层15和栅极绝缘层13上涂布光阻2，该光阻2为正性光阻，以第一金属层12和第二金属层14为遮罩对光阻2进行曝光、显影，保留第一金属层12和第二金属层14上方区域的光阻2，去除其它区域的光阻2，使对应于第一金属层12和第二金属层14区域以外的金属氧化物半导体层15暴露出来。利用留下的光阻2对暴露出来的金属氧化物半导体层15进行导体化处理，金属氧化物半导体层15用于形成像素电极151、有源层152、中间连接部153和保护部154，其中暴露出来的金属氧化物半导体层15形成像素电极151，未暴露出来的金属氧化物半导体层15形成有源层152和中间连接部153；其中像素电极151与有源层152连接，且像素电极151与有源层152为一体结构，有源层152与源极141电性连接，且有源层152对应位于源极141和栅极121上方，中间连接部153对应位于第二外围走线143的上方，保护部154包覆数据线142，其中位于数据线142上方部分的保护部154未经过导体化处理，位于数据线142两侧的保护部154经过导体化处理。导体化处理完成后，去除留下的光阻2。
具体地，如图11所示，上述以第一金属层12和第二金属层14为遮罩对光阻2进行曝光、显影，具体包括：在对光阻2进行曝光时，光线从第一金属层12于靠近衬底基板11的一侧照射，然后对光阻2进行显影，使留下的光阻2与第一金属层12和第二金属层14具有相同的图案化结构且上下相互层叠。
具体地，上述利用留下的光阻2对暴露出来的金属氧化物半导体层15进行导体化处理，具体包括：利用留下的光阻2对暴露出来的金属氧化物半导体层15进行氢化处理或离子植入，使暴露出来的金属氧化物半导体层15(包括像素电极151)具有导电性能，而未暴露出来的金属氧化物半导体层15(包括有源层152和中间连接部153)保持其原有的半导体特性。
5、如图13及图16所示，在栅极绝缘层13上形成覆盖金属氧化物半导体层15的钝化层16，在公共电极线123的上方区域通过蚀刻形成通孔161(包括光阻涂布、曝光、显影、蚀刻等步骤，在此不赘述)，通孔161贯穿钝化层16和栅极绝缘层13；同时在第一外围走线124的上方区域通过蚀刻形成第一桥接孔162，第一桥接孔162贯穿钝化层16和栅极绝缘层13；在中间连接部153的上方区域通过蚀刻形成第二桥接孔163，第二桥接孔163贯穿钝化层16，中间连接部153通过第二桥接孔163暴露出来，然后对中间连接部153进行导体化处理(氢化处理或离子植入)。再在钝化层16上形成氧化物导电薄膜，对氧化物导电薄膜进行蚀刻制作氧化物导电层17(包括光阻涂布、曝光、显影、蚀刻等步骤，在此不赘述)，氧化物导电层17包括公共电极171和电连接部172，公共电极171填入通孔161内并与公共电极线123连接，电连接部172同时填入第一桥接孔162和第二桥接孔163内并同时与第一外围走线124和中间连接部153连接。
具体地，钝化层16的材质可以为氮化硅或氧化硅等，氧化物导电层17的材质可以为透明导电材质例如氧化铟锡(ITO)、氧化铟锌(IZO)或氧化铝锌等。
上述阵列基板的制作过程中，只使用了五道光罩(在制作第一金属层12、第二金属层14、金属氧化物半导体层15、通孔161/第一桥接孔162/第二桥接孔163、氧化物导电层17时各使用一道光罩)，相较于目前大多数的ESL型阵列基板的制作工艺(至少需要使用7～8道光罩)，大大减少了光罩使用数量，从而节省了制造成本。而且该阵列基板的制造工艺更简单，从而节省了生产成本和生产周期。
本发明实施例提供的阵列基板及其制作方法的好处在于：
1、本实施例先对金属氧化物半导体薄膜进行蚀刻制作金属氧化物半导体层15，然后以第一金属层12和第二金属层14为遮罩对光阻2进行曝光、显影，保留第一金属层12和第二金属层14上方区域的光阻2，使对应于第一金属层12和第二金属层14区域以外的金属氧化物半导体层15暴露出来，利用留下的光阻2对暴露出来的金属氧化物半导体层15进行导体化处理，使暴露出来的金属氧化物半导体层15形成像素电极151，未暴露出来的金属氧化物半导体层15形成有源层152，即该阵列基板只利用一道光罩制程就制作形成像素电极151和有源层152(以第一金属层12和第二金属层14为遮罩对光阻2进行曝光、显影，无需额外光罩)，节省了光罩及制造成本，降低了工艺复杂度，提高了生产良率。
2、本实施例中由于像素电极151和有源层152为一体结构，不仅使像素电极151和有源层152之间的连接导通性能更好，而且增大了开口率(无需利用漏极连接像素电极151和有源层152，省去了漏极的占用空间，使得像素电极151的面积可以相应地增大)，从而使得阵列基板的透光率增加。
3、该阵列基板的第一外围走线124和第二外围走线143通过电连接部172和中间连接部153导通连接，使该阵列基板形成双层金属层架构，能够减小扇出区域的面积，从而使得产品的边框缩窄。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种阵列基板的制作方法，其特征在于，包括：
提供衬底基板(11)；
在所述衬底基板(11)上形成第一金属薄膜，对所述第一金属薄膜进行蚀刻制作第一金属层(12)，所述第一金属层(12)包括栅极(121)和扫描线(122)，所述栅极(121)与所述扫描线(122)连接；
在所述衬底基板(11)上形成覆盖所述第一金属层(12)的栅极绝缘层(13)；
在所述栅极绝缘层(13)上形成第二金属薄膜，对所述第二金属薄膜进行蚀刻制作第二金属层(14)，所述第二金属层(14)包括源极(141)和数据线(142)，所述源极(141)与所述数据线(142)相连，所述源极(141)与所述栅极(121)在所述阵列基板的投影上对齐或部分重叠；
在所述栅极绝缘层(13)上形成覆盖所述第二金属层(14)的金属氧化物半导体薄膜，对所述金属氧化物半导体薄膜进行蚀刻制作金属氧化物半导体层(15)，所述金属氧化物半导体层(15)与所述源极(141)相连，所述金属氧化物半导体层(15)用于形成像素电极(151)和有源层(152)；所述像素电极(151)与所述有源层(152)连接，所述有源层(152)与所述源极(141)连接，且所述有源层(152)对应位于所述源极(141)和所述栅极(121)上方。
2.如权利要求1所述的阵列基板的制作方法，其特征在于，所述金属氧化物半导体层(15)用于形成像素电极(151)和有源层(152)，具体还包括：在所述金属氧化物半导体层(15)和所述栅极绝缘层(13)上涂布光阻(2)，以所述第一金属层(12)和所述第二金属层(14)为遮罩对所述光阻(2)进行曝光、显影，保留所述第一金属层(12)和所述第二金属层(14)上方区域的光阻(2)，去除其它区域的光阻(2)，使对应于所述第一金属层(12)和所述第二金属层(14)区域以外的金属氧化物半导体层(15)暴露出来；
利用留下的光阻(2)对所述暴露出来的金属氧化物半导体层(15)进行导体化处理，使所述暴露出来的金属氧化物半导体层(15)形成所述像素电极(151)，未暴露出来的所述金属氧化物半导体层(15)形成所述有源层(152)；
去除所述留下的光阻(2)。
3.如权利要求2所述的阵列基板的制作方法，其特征在于，还包括：
在所述栅极绝缘层(13)上形成覆盖所述金属氧化物半导体层(15)的钝化层(16)；
在所述钝化层(16)上形成氧化物导电薄膜，对所述氧化物导电薄膜进行蚀刻制作氧化物导电层(17)，所述氧化物导电层(17)包括公共电极(171)。
4.如权利要求3所述的阵列基板的制作方法，其特征在于，还包括：
在对所述第一金属薄膜进行蚀刻制作所述第一金属层(12)时，所述第一金属层(12)还包括公共电极线(123)；
在所述栅极绝缘层(13)上形成所述钝化层(16)之后，先在所述公共电极线(123)的上方区域通过蚀刻形成通孔(161)，然后在所述钝化层(16)上形成所述氧化物导电薄膜，再对所述氧化物导电薄膜进行蚀刻制作所述氧化物导电层(17)，所述公共电极(171)填入所述通孔(161)内并与所述公共电极线(123)连接。
5.如权利要求4所述的阵列基板的制作方法，其特征在于，还包括：
在对所述第一金属薄膜进行蚀刻制作所述第一金属层(12)时，所述第一金属层(12)还包括第一外围走线(124)；
在对所述第二金属薄膜进行蚀刻制作所述第二金属层(14)时，所述第二金属层(14)还包括第二外围走线(143)；
在利用留下的光阻(2)对所述暴露出来的金属氧化物半导体层(15)进行导体化处理时，未暴露出来的所述金属氧化物半导体层(15)还形成中间连接部(153)，所述中间连接部(153)对应位于所述第二外围走线(143)的上方；
在对所述公共电极线(123)的上方区域通过蚀刻形成所述通孔(161)时，同时在所述第一外围走线(124)的上方区域通过蚀刻形成第一桥接孔(162)，在所述中间连接部(153)的上方区域通过蚀刻形成第二桥接孔(163)，再对所述中间连接部(153)进行导体化处理，然后在所述钝化层(16)上形成所述氧化物导电薄膜，再对所述氧化物导电薄膜进行蚀刻制作所述氧化物导电层(17)，所述氧化物导电层(17)还包括电连接部(172)，所述电连接部(172)同时填入所述第一桥接孔(162)和所述第二桥接孔(163)内并同时与所述第一外围走线(124)和所述中间连接部(153)连接。
6.如权利要求2所述的阵列基板的制作方法，其特征在于，以所述第一金属层(12)和所述第二金属层(14)为遮罩对所述光阻(2)进行曝光、显影，具体包括：
在对所述光阻(2)进行曝光时，光线从所述第一金属层(12)于靠近所述衬底基板(11)的一侧照射，然后对所述光阻(2)进行显影，使留下的光阻(2)与所述第一金属层(12)和所述第二金属层(14)具有相同的图案化结构且上下相互层叠。
7.如权利要求1所述的阵列基板的制作方法，其特征在于，在所述栅极绝缘层(13)上形成所述金属氧化物半导体薄膜，对所述金属氧化物半导体薄膜进行蚀刻制作所述金属氧化物半导体层(15)时，所述金属氧化物半导体层(15)包覆所述第二金属层(14)。
8.一种阵列基板，其特征在于，所述阵列基板由权利要求1-7中任一项所述的阵列基板的制作方法制作形成，所述阵列基板包括：
衬底基板(11)；
形成在所述衬底基板(11)上的第一金属层(12)，所述第一金属层(12)包括栅极(121)和扫描线(122)，所述栅极(121)与所述扫描线(122)连接；
形成在所述衬底基板(11)上且覆盖所述第一金属层(12)的栅极绝缘层(13)；
形成在所述栅极绝缘层(13)上的第二金属层(14)，所述第二金属层(14)包括源极(141)和数据线(142)，所述源极(141)与所述数据线(142)相连，所述源极(141)与所述栅极(121)在所述阵列基板的投影上对齐或部分重叠；
形成在所述栅极绝缘层(13)上的金属氧化物半导体层(15)，所述金属氧化物半导体层(15)包括像素电极(151)和有源层(152)，所述像素电极(151)经过导体化处理，所述像素电极(151)与所述有源层(152)连接，所述有源层(152)与所述源极(141)连接，且所述有源层(152)对应位于所述源极(141)和所述栅极(121)上方。
9.如权利要求8所述的阵列基板，其特征在于，所述阵列基板还包括：
形成在所述衬底基板(11)上的公共电极线(123)；
形成在所述栅极绝缘层(13)上且覆盖所述金属氧化物半导体层(15)的钝化层(16)；
形成在所述钝化层(16)上的公共电极(171)，所述公共电极线(123)的上方区域设有通孔(161)，所述通孔(161)贯穿所述栅极绝缘层(13)和所述钝化层(16)，所述公共电极(171)填入所述通孔(161)内并与所述公共电极线(123)连接。
10.如权利要求9所述的阵列基板，其特征在于，所述阵列基板还包括：
形成在所述衬底基板(11)上的第一外围走线(124)；
形成在所述栅极绝缘层(13)上的第二外围走线(143)；
形成在所述第二外围走线(143)上的中间连接部(153)，所述中间连接部(153)对应位于所述第二外围走线(143)的上方，所述中间连接部(153)经过导体化处理；
形成在所述钝化层(16)上的电连接部(172)，所述第一外围走线(124)的上方区域设有第一桥接孔(162)，所述第一桥接孔(162)贯穿所述栅极绝缘层(13)和所述钝化层(16)，所述中间连接部(153)的上方区域设有第二桥接孔(163)，所述第二桥接孔(163)贯穿所述钝化层(16)，所述电连接部(172)同时填入所述第一桥接孔(162)和所述第二桥接孔(163)内并同时与所述第一外围走线(124)和所述中间连接部(153)连接。
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