CN1134838C - 降低衬垫膜腐蚀的方法 - Google Patents

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Abstract

形成沟槽电容器而不引起由抛光造成的阵列区边缘的过量腐蚀的改进的方法。在部分地去除用于在场区刻蚀沟槽的硬掩模的一部分的同时通过提供一个块掩模保护阵列区而降低腐蚀。该部分刻蚀使得经反应离子刻蚀形成深沟槽之后阵列区和场区硬掩模的厚度相等。

Description

降低衬垫膜腐蚀的方法
技术领域
本发明总体上涉及半导体的制造工艺，尤其涉及降低衬垫膜腐蚀的方法。
背景技术
在集成电路(IC)或芯片的制造中，通过刻蚀硅基片形成一些图形。这些图形用于形成器件。例如，深沟槽(DT)用作一种存储单元的沟槽电容器。典型地，在形成一个随机存取存储器(RAM)集成电路(IC)或芯片的工艺中，在基片的阵列区刻蚀一个深沟槽阵列。然后用这些沟槽形成一些沟槽电容器。这些沟槽电容器用来形成一个存储单元阵列，这个存储单元阵列靠字线和位线的相互连接从而形成一个存储器集成电路。
图1A-1D显示了用于形成沟槽电容器阵列的方法的一部分。如图1A所示，在一个基片101的表面形成一个通常的衬垫叠层110。该衬垫叠层包括，例如，一个衬垫氧化物层112、一个衬垫氮化物114和一个衬垫硬掩模116(如TEOS)的顺序层。在该衬垫叠层上沉积一个光致抗蚀剂层(未图示)并构图之，以选择性地暴露阵列区的叠层区，在这里形成一些深沟槽。然后用反应离子刻蚀(RIE)工艺刻蚀该基片。
该反应离子刻蚀以一个高于非阵列(场)区130内衬垫TEOS的腐蚀速率腐蚀阵列区135内的衬垫TEOS层，形成拓朴结构(形貌)。也就是说，在场区和阵列区之间存在很大的高度台阶。然后，至少在一个介电结点形成之后，这些沟槽用，例如重掺杂多晶硅(poly)150填充。由于该多晶硅层是保形的，因此RIE过程中形成的拓朴结构也转到这个多晶硅层上。
如图1B所示，进行化学机械抛光(CMP)以提供一个平面表面。该化学机械抛光对上述硬掩模层是有选择性的，能去除上述多晶硅而基本不去除上述衬垫TEOS。正如所见，该化学机械抛光腐蚀掉阵列区的多晶硅，在该处形成一个凹坑。这被称作碟化。由于存在一个较大的台阶，化学机械抛光后在阵列区的边缘160仍保留有多晶硅的残余。如图1C所示，在去掉衬垫TEOS层后，在深沟槽内多晶硅“耳朵”(poly“ears”)164凸出于衬垫氮化物层之上。由于在前述的CMP过程中作为拓朴结构的结果，上述多晶硅残余保留在边缘，因此阵列边缘的耳朵的高度大于中间或平原部分162处耳朵高度。例如，边缘处的高度可能大于2500埃而平原处的高度可以在0-1500埃的范围。需要一接触式化学机械抛光以去除多晶硅耳朵。然而，如图1D所示，接触式化学机械抛光导致阵列区衬垫氮化物层的腐蚀。另外，该衬垫氮化物层在边缘处的腐蚀大于在阵列平原部分的腐蚀。这种腐蚀是有害的，因为它能引起栅阈值电压的变化和增加埋掩条带电阻，产生不利影响。
从上面讨论可以清楚地认识到，需要提供一种改进的用于刻蚀深沟槽的衬垫叠层。
发明内容
本发明涉及集成电路的制造。尤其是，本发明提供了一种形成深沟槽的改进技术。在一个实施例中，在进行蚀刻以去除硬掩模的一部分时，采用一个块掩模以保护阵列区。场区的刻蚀深度大约等于用以形成深沟槽的反应离子刻蚀在阵列区刻蚀掉的材料的量。结果，深沟槽形成后，硬掩模在阵列区和场区的高度基本相等。
根据本发明的一个方面，提供一种在集成电路制造中用于降低过量腐蚀的方法，其包括：
提供一个其上形成了一个衬垫叠层的基片，该衬垫叠层包括一个覆盖于一个抛光阻挡层之上的硬掩模层，该基片包括一个将要形成沟槽电容器阵列的第一区和该第一区之外的一个第二区；
形成一个保护所述第一区的块掩模；
部分地刻蚀第二区的硬掩模，所述第一区被块掩模保护；
去除所述块掩模；
构图所述衬垫叠层以暴露将要在其处形成深沟槽阵列的第一区的基片的部分；
刻蚀基片，以形成深沟槽，其中该刻蚀以大于第二区的硬掩模层的刻蚀速率的速率腐蚀第一区的硬掩模层，由于第二区的硬掩模层的部分刻蚀，其结果是使硬掩模层的第一区和第二区的表面共面；
用多晶硅填充沟槽以形成沟槽电容器的存储节点；以及
抛光去除多余的多晶硅以暴露硬掩模层。
附图说明
图1A-1D显示了一种用于形成深沟槽的现有的方法；
图2显示了一个沟槽电容器DRAM单元；以及
图3A-3F显示了根据本发明的一个实施例的一种形成深沟槽的方法。
具体实施方式
本发明涉及集成电路的制造。典型地，在一个半导体基片上(例如硅晶片上)同时形成多个集成电路。也可以用其它类型的半导体晶片。形成IC之后切割晶片，分成许多单个的集成芯片。这些芯片然后被封装和组装在例如消费产品中。这些消费产品包括，例如，个人计算机，蜂窝电话和其它电子产品。
为了便于讨论，通过说明形成一个芯片的一部分对本发明进行描述。具体地，通过说明形成存储器如DRAM单元所用的沟槽电容器而对本发明进行描述。然而，本发明可用于各种集成电路的制造，包括随机存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)和静态RAM(SRAM)。其它集成电路还包括逻辑器件如可编程逻辑阵列、专用集成电路(ASIC)以及包埋逻辑DRAM(嵌入式DRAM)。
图2显示了一个沟槽电容器DRAM单元。这种DRAM单元在譬如Nesbit等人的“一种自对准包埋条带(BEST)0.6μm2256Mb沟槽DRAM单元(A0.6μm2256Mb Trench DRAM Cell With Self-Aligned BuriedStrap(BEST)”IEDM93-627)中有描述，此处引用作为参考。如图所示，该DRAM单元包括一个形成于一个基片101上的沟槽电容器。其沟槽典型地由重掺杂n型掺杂剂的多晶硅(poly)161填充。该多晶硅161用作电容器的一个极板，被称作“储存节点(storage node)”。一个由n型掺杂剂掺杂的嵌入式极板165包围沟槽的下部。沟槽的上部是一个用于减少寄生泄漏的颈部(collar)168。一个介电结163把电容器的两个极板分开。提供一个包括n型掺杂剂的掩埋井170(buried well)，使其接触阵列区DRAM单元的掩埋极板。在该掩埋井之上是一个P井(P-Well)173。该P井用来降低垂直泄漏。
上述DRMA单元还包括一个晶体管。该晶体管包括一个栅极112和包括n型掺杂剂的扩散区113和114。这些扩散区被称作源区和漏区。这些源区和漏区的设计取决于晶体管的操作。该晶体管与电容器的电连接是通过一个扩散区125(被称作“扩散结”，node diffusion)实现的。栅极叠层也被称作“字线(wordline)”，典型地包括多晶硅层和氮化物层。另一种可替代的方式，层357为一种包括硅化物的多晶化合物层，例如钼(MoSix)、钽(TaSix)、钨(WSix)、钛(TiSix)、或钴(CoSix)，该层覆盖在一个多晶硅层上，以降低字线电阻。在一个实施例中，该多晶硅化物层包括覆盖于多晶硅层的WSix。
一个氮化物衬覆盖栅极叠层和基片。氮化物层和该氮化物衬用作后序刻蚀或抛光阻挡层。
提供一个浅沟槽隔离(STI，Shallow trench isolation)180，以便把上述DRAM单元和其它单元或器件隔离。如图所示，在沟槽上形成一个字线，并由STI与之隔离。字线被称作“通过字线(passing wordline)”。这种结构被称作一种折叠位线结构(fblded bitline architecture)。
在上述字线上面形成一个层间介电层189。在该层间介电层上形成一个导电层，代表位线。在该层间介电层上提供一个位线接触开孔186，以便使源113与位线190接触。
在一个阵列中形成许多个这样的单元。单元阵列通过字线和位线互连。通过激活单元的相应字线和位线访问一个单元。
图3A-3E显示了一种形成一个沟槽电容器阵列的工艺。参考图3A，提供一个其内部形成了沟槽电容器的基片301。该基片例如为一个硅晶片。也可以用其它半导体基片，例如砷化镓、锗、绝缘层上的硅(SOI)或其它半导体材料。该基片可以按预定的导电性轻掺杂或重掺杂以达到所需的电学性能。
在基片表面形成一个衬垫叠层310。该衬垫层包括例如一个形成于基片表面的衬垫氧化物层312。该衬垫氧化物譬如可以通过热氧化工艺形成。该衬垫氧化物层应足够厚，以减小应力并促进一个抛光阻挡层和基片之间的结合力。
在上述衬垫氧化物之上提供一个抛光阻挡层314。该抛光阻挡层对用于填充沟槽的材料应具有足够的选择性。在一个实施例中，该抛光阻挡层包括氮化硅(Si3Nz4)，因为相对于填充沟槽的多晶硅来说氮化硅具有很低的刻蚀速率。典型地，多晶硅对刻蚀阻挡层之间的刻蚀选择性之比约为60∶1，对于抛光，选择性之比约为300∶1。该氮化物层用譬如低压化学气相沉积(LPCVD)形成。也可以选用其它氮化物沉积技术。典型地，该衬垫氮化物层的厚度约为200nm。
在上述衬垫氮化物层上形成一个硬刻蚀掩模层316。该硬刻蚀掩模包括一种足够致密或坚硬的材料以承受深沟槽形成过程中反应离子蚀刻的离子轰击。该硬掩模层的厚度应该能够足以防止上述氮化物层在深沟槽刻蚀步骤中被暴露。此外，该刻蚀掩模与抛光阻挡层相比应该具有更高的湿刻蚀速率。典型地，其选择性约大于80。在一个实施例中，该第一硬掩模层包括非掺杂硅酸盐玻璃如TEOS。也可以用其它硬掩模材料，例如硼掺杂硅酸盐玻璃(BSG)或流动性氧化物(flowable oxide)。
根据本发明，在衬垫叠层上沉积一个掩模层。对该掩模层构图以产生一个覆盖基片的阵列区的块320，将在其内形成深沟槽。该块作为一个刻蚀掩模，保护阵列区的衬垫叠层使其不被刻蚀。在一个实施例中，该掩模层包括光致抗蚀剂材料。用一个曝光源和一个包括所需图形的掩模选择性地暴露光致抗蚀剂层，以对其构图。根据选用的是正性还是负性光致抗蚀剂，显影该光致抗蚀剂层，以去除曝光部分或未曝光部分，从而形成块掩模(block mask)320。
参考图3B，硬刻蚀掩模层在未被块掩模保护的区域被部分地去除。该掩模的去除可以用反应离子蚀刻实现。也可以用其它蚀刻方法。未被保护区域代表基片的场区。在一个实施例中，刻蚀深度基本上等于深沟槽刻蚀后阵列和场区之间的硬刻蚀掩模层的高度差(由于它们之间不同腐蚀速率造成的)。典型地，刻蚀深度约为8nm。当然，场区刻蚀的实际深度可以根据场和阵列区之间的硬刻蚀掩模层腐蚀速率之差变化。经过硬刻蚀掩模层的部分场刻蚀以后，去除块掩模。
参考图3C，用现有的光刻技术构图上述衬垫叠层。这些技术包括在叠层上沉积一个光致抗蚀剂层并且用一个曝光源和掩模选择性地暴露该光致抗蚀剂层。依据选用的是正性还是负性光致抗蚀剂，在显影过程中去除曝光部分或未曝光部分，留下未被保护的衬垫叠层区域。未被保护区域相应于将要形成沟槽的区域。
在未被光致抗蚀剂保护的区域进行刻蚀，如反应离子刻蚀，以在叠层中产生一些开孔。这些开孔暴露下面的基片。然后反应离子蚀刻刻蚀基片，以产生深沟槽。该反应离子蚀刻腐蚀阵列区的衬垫掩模。由于场区的衬垫掩模已被部分地刻蚀，以避免了阵列区掩模层的过量刻蚀，经过深沟槽刻蚀后场区和阵列区衬垫掩模的顶表面基本上共面。
如图所示，高度较小的掩模层耳朵360在阵列边缘凸出于衬垫掩模之上。这些图形的宽度取决于场刻蚀块掩模的实际形状。
可选择地，形成一些包围沟槽下端部分的扩散区，作为嵌入极板。嵌入极板的形成是通过各种已知的技术实现的，例如提供一个源，掺杂剂从该源渗入基片。然后在沟槽内形成电容器的介电结。
参考图3D，沉积多晶硅370，以填充沟槽。为了确保完全填满沟槽，多晶硅过填充沟槽，产生一些覆盖基片表面的多余的多晶硅。由于多晶硅是保形的，并且由于存在下面的掩模层的耳朵360，在多晶硅表面上也呈现出一些耳朵375。由于耳朵360的高度较小，所以耳朵375的高度也较小。
参考图3E，多余多晶硅被譬如CMP抛光，该CMP对掩模层具有选择性，去除多晶硅和以掩模层作为阻挡层。由于部分场刻蚀避免了场-阵列拓朴结构，该CMP能够去除多晶硅而不会在阵列边缘留下任何残余物。
参考图3F，上述掩模层被譬如湿刻蚀去除。该湿刻蚀对上述氮化物和多晶硅具有选择性。该湿刻蚀导致凸伸出氮化物层表面的多晶硅耳朵380。由于前面的CMP工艺避免了多晶硅残余物，因此该多晶硅层的高度在整个阵列区基本上相等。它的优点是消除了对接触式CMP工艺的需要。用各向异性刻蚀去除多晶硅耳朵并使沟槽内的多晶硅凹陷，以形成颈部。这样，就避免了衬垫氮化物的蚀刻(如图1D所示)，提高了效率。
在此，进行刻蚀(例如，RIE)，以使沟槽内的多晶硅凹进在其内形成一个介电颈部。该颈部形成之后，用一种现有的技术，如Nesbit等人在“一种具有自对准镶嵌圈的(BEST)0.6μm2256Mb的沟槽DRAM单元(A0.6μm2256Mb Trench DRAM Cell With Self-Aligned Buried Strap(BEST)”IEDM，93-627)”一文中描述的那种(这里已经引用作为参考)，制造该DRMA的剩余部分。这包括，例如，填充沟槽、形成镶嵌条、限定形成STI的隔离区、沉积包括栅极叠层的各种层并且构图这些层以形成代表字线的栅极导体、沉积一个层间介电层、产生电接触孔、以及形成位线。
尽管已经参考实施例对本发明进行了具体的图示和描述，但是本领域的技术人员将认识到，在不超出本发明范围的情况下可以对其进行各种各样的修改和变更。因此本发明的范围不应该限于上述描述，而应该参照所附的权利要求书及其全部范围的等同物进行限定。

Claims (1)

1.一种在集成电路制造中用于降低过量腐蚀的方法包括：
提供一个其上形成了一个衬垫叠层的基片，该衬垫叠层包括一个覆盖于一个抛光阻挡层之上的硬掩模层，该基片包括一个将要形成沟槽电容器阵列的第一区和该第一区之外的一个第二区；
形成一个保护所述第一区的块掩模；
部分地刻蚀第二区的硬掩模，所述第一区被块掩模保护；
去除所述块掩模；
构图所述衬垫叠层以暴露将要在其处形成深沟槽阵列的第一区的基片的部分；
刻蚀基片，以形成深沟槽，其中该刻蚀以大于第二区的硬掩模层的刻蚀速率的速率腐蚀第一区的硬掩模层，由于第二区的硬掩模层的部分刻蚀，其结果是使硬掩模层的第一区和第二区的表面共面；
用多晶硅填充沟槽以形成沟槽电容器的存储节点；以及
抛光去除多余的多晶硅以暴露硬掩模层。
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