CN113435154A - 一种芯片及其pin出线设计方法 - Google Patents
一种芯片及其pin出线设计方法 Download PDFInfo
- Publication number
- CN113435154A CN113435154A CN202110991801.9A CN202110991801A CN113435154A CN 113435154 A CN113435154 A CN 113435154A CN 202110991801 A CN202110991801 A CN 202110991801A CN 113435154 A CN113435154 A CN 113435154A
- Authority
- CN
- China
- Prior art keywords
- pin
- outgoing line
- chip
- layer
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000013461 design Methods 0.000 title claims abstract description 78
- 238000000034 method Methods 0.000 title claims abstract description 49
- 230000005540 biological transmission Effects 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 323
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 8
- 239000002356 single layer Substances 0.000 claims description 7
- 230000008054 signal transmission Effects 0.000 claims description 6
- 238000005538 encapsulation Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 5
- 230000009471 action Effects 0.000 description 3
- 238000003475 lamination Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
- G06F30/343—Logical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/396—Clock trees
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2113/00—Details relating to the application field
- G06F2113/18—Chip packaging
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2115/00—Details relating to the type of the circuit
- G06F2115/12—Printed circuit boards [PCB] or multi-chip modules [MCM]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09218—Conductive traces
- H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- Architecture (AREA)
- Computer Networks & Wireless Communication (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明公开了一种芯片及其pin出线设计方法，应用于BGA封装的芯片，根据芯片的pin位置信息及pin定义信息，确定芯片的pin出线所需的电路板层数；为芯片的pin分配各自在电路板的出线层；根据芯片的pin密度大小及传输线宽度要求，确定电路板上用于将芯片的pin引出到对应出线层的过孔的规格，以基于过孔进行相应出线设计。可见，本申请提供了一种针对BGA封装的芯片统一的芯片的pin出线设计，且设计较为精细化，从而保证了芯片pin的出线设计质量。
Description
技术领域
本发明涉及高速高密度芯片领域，特别是涉及一种芯片及其pin出线设计方法。
背景技术
近年来，服务器及通信产品不断追求高密度小型化设计，导致对芯片的密度要求越来越高，且随着高速传输技术的发展，芯片的信号大都设计为高速信号。目前，高速高密度芯片均采用BGA（Ball Grid Array，球栅阵列）封装，其中，最关键的环节是芯片的pin（管脚）出线设计。但是，现有技术中并未提供一种针对BGA封装的芯片统一的芯片的pin出线设计，都是设计者按照自身经验进行设计，导致芯片pin的出线设计质量参差不齐。
因此，如何提供一种解决上述技术问题的方案是本领域的技术人员目前需要解决的问题。
发明内容
本发明的目的是提供一种芯片及其pin出线设计方法，提供了一种针对BGA封装的芯片统一的芯片的pin出线设计，且设计较为精细化，从而保证了芯片pin的出线设计质量。
为解决上述技术问题，本发明提供了一种芯片的pin出线设计方法，应用于BGA封装的芯片，包括：
根据芯片的pin位置信息及pin定义信息，确定所述芯片的pin出线所需的电路板层数；
为所述芯片的pin分配各自在所述电路板的出线层；
根据所述芯片的pin间距确定所述芯片的pin密度，并根据所述芯片的pin密度大小及传输线宽度要求，确定所述电路板上用于将所述芯片的pin引出到对应出线层的过孔的规格，以基于所述过孔进行相应出线设计。
优选地，根据芯片的pin位置信息及pin定义信息，确定所述芯片的pin出线所需的电路板层数，包括：
基于所述芯片的pin地图确定所述芯片的pin位置信息及pin定义信息；其中，所述芯片的pin包括电源pin、低速pin、高速pin及地pin；所述高速pin连接的高速线上的信号传输速率＞预设速率阈值＞所述低速pin连接的低速线上的信号传输速率；
根据所述pin位置信息及所述pin定义信息，确定不同位置的电源pin对应的电源种类、所述低速pin的位置信息、不同位置的高速pin组成的高速pin对及每个所述高速pin对中的TX pin和RX pin的位置信息；
根据所述不同位置的电源pin对应的电源种类、所有所述低速pin的位置信息及每个所述高速pin对中的TX pin和RX pin的位置信息，确定所述芯片的pin出线所需的电路板层数。
优选地，根据所述不同位置的电源pin对应的电源种类、所有所述低速pin的位置信息及每个所述高速pin对中的TX pin和RX pin的位置信息，确定所述芯片的pin出线所需的电路板层数，包括：
确定属于同一电源种类的电源pin所需的通流面积，并根据所述通流面积及所述电路板的单层面积，确定所有所述电源pin所需的第一出线层数；其中，属于同一电源种类的电源pin共用同一出线层；
根据所有所述低速pin的位置信息确定所述低速pin的总数量，并根据所述低速pin的总数量确定所有所述低速pin所需的第二出线层数；
根据每个所述高速pin对中的TX pin和RX pin的位置信息，确定在所述pin地图上处于同一排的高速pin对的数量，并将确定的数量乘以2，得到所有所述高速pin所需的第三出线层数；其中，所述高速pin对中TX pin和RX pin对应不同出线层；
将所述第一出线层数、所述第二出线层数及所述第三出线层数相加，并将三者相加的和乘以2，得到所述芯片的pin出线所需的电路板层数。
优选地，为所述芯片的pin分配各自在所述电路板的出线层，包括：
将所述电源pin对应的第一出线层分配在所述电路板的中间层；
以所有所述第一出线层为第一出线层整体，将所述低速pin对应的第二出线层均匀分配在所述第一出线层整体的上下层；
以所有所述第一出线层和所有所述第二出线层为第二出线层整体，将所述RX pin对应的第三出线层分配在所述第二出线层整体的上层，并将所述TX pin对应的第三出线层分配在所述第二出线层整体的下层；
将每个所述第二出线层和每个所述第三出线层的上下层各分配一层接地层，其中，所有所述接地层通过过孔连接在一起，同时作为所述地pin的出线层。
优选地，所述芯片的pin出线设计方法还包括：
除去所述第一出线层和所述第二出线层之间的接地层。
优选地，所述电路板的RX pin对应的过孔为盲孔。
优选地，所述芯片的pin出线设计方法还包括：
根据所述芯片的过孔阻抗要求，为所述电路板的各层进行反焊盘设计；其中，除了所述高速线和所述低速线的走线区域，所述电路板的其余区域上均铺设有铜。
优选地，根据所述芯片的过孔阻抗要求，为所述电路板的各层进行反焊盘设计，包括：
在位于所述RX pin对应的第三出线层上层的接地层上设置第一赛道型反焊盘；
在所述RX pin对应的第三出线层上设置所述第一赛道型反焊盘；
在位于所述RX pin对应的第三出线层下层的接地层上设置第二赛道型反焊盘；其中，所述第一赛道型反焊盘的直径＞所述第二赛道型反焊盘的直径；
在所述电源pin对应的第一出线层上设置第三赛道型反焊盘，以防止所述电源pin被短路；其中，所述第三赛道型反焊盘的直径=所述第二赛道型反焊盘的直径；
在位于所述TX pin对应的第三出线层上下层的接地层上均设置圆形反焊盘。
优选地，所述芯片的pin出线设计方法还包括：
对设计有反焊盘的所述电路板进行仿真，得到所述电路板的实际过孔阻抗；
判断所述实际过孔阻抗是否满足所述芯片的过孔阻抗要求；
若否，则调整所述电路板上的反焊盘数量和/或反焊盘大小，并返回执行对设计有反焊盘的所述电路板进行仿真的步骤，直至所述电路板的实际过孔阻抗满足所述芯片的过孔阻抗要求。
为解决上述技术问题，本发明还提供了一种芯片，所述芯片采用上述任一种芯片的pin出线设计方法进行pin出线设计。
本发明提供了一种芯片的pin出线设计方法，根据芯片的pin位置信息及pin定义信息，确定芯片的pin出线所需的电路板层数；为芯片的pin分配各自在电路板的出线层；根据芯片的pin密度大小及传输线宽度要求，确定电路板上用于将芯片的pin引出到对应出线层的过孔的规格，以基于过孔进行相应出线设计。可见，本申请提供了一种针对BGA封装的芯片统一的芯片的pin出线设计，且设计较为精细化，从而保证了芯片pin的出线设计质量。
本发明还提供了一种芯片，与上述pin出线设计方法具有相同的有益效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种芯片的pin出线设计方法的流程图；
图2为本发明实施例提供的一种第一赛道型反焊盘的结构示意图；
图3为本发明实施例提供的一种第二赛道型反焊盘的结构示意图；
图4为本发明实施例提供的一种第三赛道型反焊盘的结构示意图；
图5为本发明实施例提供的一种圆形反焊盘的结构示意图；
图6为本发明实施例提供的一种芯片的pin map局部示意图；
图7为本发明实施例提供的一种电路板的出线层分配示意图；
图8为本发明实施例提供的一种电路板的反焊盘设计示意图；
图9为本发明实施例提供的第一种低速pin对应的出线层上第二赛道型反焊盘的具体结构示意图；
图10为本发明实施例提供的第二种低速pin对应的出线层上第二赛道型反焊盘的具体结构示意图；
图11为本发明实施例提供的第三种低速pin对应的出线层上第二赛道型反焊盘的具体结构示意图。
具体实施方式
本发明的核心是提供一种芯片及其pin出线设计方法，提供了一种针对BGA封装的芯片统一的芯片的pin出线设计，且设计较为精细化，从而保证了芯片pin的出线设计质量。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参照图1，图1为本发明实施例提供的一种芯片的pin出线设计方法的流程图。
该芯片的pin出线设计方法应用于BGA封装的芯片，包括：
步骤S1：根据芯片的pin位置信息及pin定义信息，确定芯片的pin出线所需的电路板层数。
具体地，本申请根据芯片的pin位置信息及pin定义信息，可得到芯片上不同位置的pin的定义信息。比如，某一位置的pin的定义信息为5V电源信号管脚，则可得到此位置的pin为5V电源pin。然后，本申请可根据芯片上不同位置的pin的定义信息，确定芯片的pin出线所需的电路板层数。
步骤S2：为芯片的pin分配各自在电路板的出线层。
具体地，本申请在确定芯片的pin出线所需的电路板层数之后，可为芯片的pin分配各自在电路板的出线层，即电路板的某一层具体是供芯片的哪些pin出线设计使用。
步骤S3：根据芯片的pin间距确定芯片的pin密度，并根据芯片的pin密度大小及传输线宽度要求，确定电路板上用于将芯片的pin引出到对应出线层的过孔的规格，以基于过孔进行相应出线设计。
具体地，芯片位于电路板的上层，芯片的pin（铜制成的半圆形结构）朝下，通过在电路板上设置过孔将芯片的pin引出到对应出线层，即若芯片的pin输出信号，则信号可通过与芯片的pin接触的过孔传输到对应出线层。比如，芯片的pin出线所需的电路板层数为10层，芯片的某一pin在电路板的第5层出线，则通过在电路板上打过孔将芯片的此pin连接到电路板的第5层。
若电路板的某一层上设有过孔，则在此层上设置传输线需要在非过孔区域上设置。而相邻过孔之间的孔间距大小取决于芯片的pin密度大小（芯片的pin密度大小由芯片的pin间距确定），可以理解的是，相邻过孔之间需要留有供传输线布置的空间，所以本申请可根据芯片的pin密度大小及传输线宽度要求（可根据传输线阻抗要求计算传输线宽度），确定电路板上用于将芯片的pin引出到对应出线层的过孔的规格（孔直径和焊盘直径），以基于过孔进行相应出线设计。
本发明提供了一种芯片的pin出线设计方法，根据芯片的pin位置信息及pin定义信息，确定芯片的pin出线所需的电路板层数；为芯片的pin分配各自在电路板的出线层；根据芯片的pin密度大小及传输线宽度要求，确定电路板上用于将芯片的pin引出到对应出线层的过孔的规格，以基于过孔进行相应出线设计。可见，本申请提供了一种针对BGA封装的芯片统一的芯片的pin出线设计，且设计较为精细化，从而保证了芯片pin的出线设计质量。
在上述实施例的基础上：
作为一种可选的实施例，根据芯片的pin位置信息及pin定义信息，确定芯片的pin出线所需的电路板层数，包括：
基于芯片的pin地图确定芯片的pin位置信息及pin定义信息；其中，芯片的pin包括电源pin、低速pin、高速pin及地pin；高速pin连接的高速线上的信号传输速率＞预设速率阈值＞低速pin连接的低速线上的信号传输速率；
根据pin位置信息及pin定义信息，确定不同位置的电源pin对应的电源种类、低速pin的位置信息、不同位置的高速pin组成的高速pin对及每个高速pin对中的TX pin和RXpin的位置信息；
根据不同位置的电源pin对应的电源种类、所有低速pin的位置信息及每个高速pin对中的TX pin和RX pin的位置信息，确定芯片的pin出线所需的电路板层数。
具体地，本申请基于芯片的pin地图（pin map）确定芯片的pin位置信息及pin定义信息。芯片的pin包括电源pin、低速pin、高速pin及地pin，则芯片的pin位置信息及pin定义信息包括电源pin的位置信息及其对应电源种类（如5V、3V）、低速pin的位置信息、高速pin的位置信息及其组成的高速pin对（一个高速pin对包括TX(transport,发送) pin和RX(receive,接收) pin）、地pin的位置信息。
基于此，本申请根据芯片的pin位置信息及pin定义信息，可确定不同位置的电源pin对应的电源种类、低速pin的位置信息、不同位置的高速pin组成的高速pin对及每个高速pin对中的TX pin和RX pin的位置信息。然后，本申请根据不同位置的电源pin对应的电源种类、所有低速pin的位置信息及每个高速pin对中的TX pin和RX pin的位置信息，确定芯片的pin出线所需的电路板层数。
作为一种可选的实施例，根据不同位置的电源pin对应的电源种类、所有低速pin的位置信息及每个高速pin对中的TX pin和RX pin的位置信息，确定芯片的pin出线所需的电路板层数，包括：
确定属于同一电源种类的电源pin所需的通流面积，并根据通流面积及电路板的单层面积，确定所有电源pin所需的第一出线层数；其中，属于同一电源种类的电源pin共用同一出线层；
根据所有低速pin的位置信息确定低速pin的总数量，并根据低速pin的总数量确定所有低速pin所需的第二出线层数；
根据每个高速pin对中的TX pin和RX pin的位置信息，确定在pin地图上处于同一排的高速pin对的数量，并将确定的数量乘以2，得到所有高速pin所需的第三出线层数；其中，高速pin对中TX pin和RX pin对应不同出线层；
将第一出线层数、第二出线层数及第三出线层数相加，并将三者相加的和乘以2，得到芯片的pin出线所需的电路板层数。
具体地，本申请确定芯片的pin出线所需的电路板层数的过程具体为：1）确定芯片上属于同一电源种类的电源pin所需的通流面积，并根据属于同一电源种类的电源pin所需的通流面积及电路板的单层面积，确定芯片上所有电源pin所需的出线层数（称为第一出线层数）。需要说明的是，属于同一电源种类的电源pin共用同一出线层，若电路板的单层面积足够多个电源种类的电源pin的通流使用，则多个电源种类的电源pin也可共用同一出线层，只是共用同一出线层的不同电源种类的电源pin的出线要隔开设计，二者互不影响即可；若电路板的单层面积不足够某一电源种类的电源pin的通流使用，则可为此电源种类的电源pin分配多层出线层，足够其通流使用即可。比如，芯片上电源pin对应的电源种类共有3V和5V两种，若电路板的单层面积足够3V的电源pin的通流使用，也足够5V的电源pin的通流使用，则芯片上所有电源pin所需的第一出线层数设置为2。2）根据芯片上所有低速pin的位置信息确定芯片上低速pin的总数量，并根据芯片上低速pin的总数量确定芯片上所有低速pin所需的出线层数（称为第二出线层数）。可以理解的是，第二出线层数足够芯片上所有低速pin走线设计即可。还需要说明的是，一般为芯片的低速pin分配两层出线层，若两层出线层不够芯片上所有低速pin走线设计使用，剩余未走线设计的低速pin也可通过过孔连接在其余出线层的空闲位置上，以在此空闲位置上进行出线设计。3）根据芯片上每个高速pin对中的TX pin和RX pin的位置信息，确定在芯片的pin地图上处于同一排的高速pin对的数量。需要说明的是，在芯片的pin地图上处于同一排的高速pin对的出线需在不同出线层设计，否则出线会相互影响，且TX pin和RX pin的出线需在不同出线层设计，所以将在芯片的pin地图上处于同一排的高速pin对的数量乘以2，乘积结果即为芯片上所有高速pin所需的出线层数（称为第三出线层数）。4）低速pin对应的每个第二出线层和高速pin对应的每个第三出线层的上下层均分配一层接地层，所以将芯片上所有电源pin所需的第一出线层数、所有低速pin所需的第二出线层数及所有高速pin所需的第三出线层数相加，并将三者相加的和乘以2，乘积结果即为芯片的所有pin出线所需的电路板层数。
作为一种可选的实施例，为芯片的pin分配各自在电路板的出线层，包括：
将电源pin对应的第一出线层分配在电路板的中间层；
以所有第一出线层为第一出线层整体，将低速pin对应的第二出线层均匀分配在第一出线层整体的上下层；
以所有第一出线层和所有第二出线层为第二出线层整体，将RX pin对应的第三出线层分配在第二出线层整体的上层，并将TX pin对应的第三出线层分配在第二出线层整体的下层；
将每个第二出线层和每个第三出线层的上下层各分配一层接地层，其中，所有接地层通过过孔连接在一起，同时作为地pin的出线层。
具体地，本申请为芯片的pin分配各自在电路板的出线层的过程为：1）将芯片上电源pin对应的第一出线层分配在电路板的中间层，第一出线层上铺设的铜厚度可根据通流需求选择。2）以所有第一出线层为第一出线层整体，将芯片上低速pin对应的第二出线层均匀分配在第一出线层整体的上下层。比如，芯片上低速pin对应的第二出线层共有两层，则其中一层第二出线层分配在第一出线层整体的上层，另一层第二出线层分配在第一出线层整体的下层，实现均匀分配。3）以所有第一出线层和所有第二出线层为第二出线层整体，将芯片上RX pin对应的第三出线层分配在第二出线层整体的上层，并将芯片上TX pin对应的第三出线层分配在第二出线层整体的下层，这是因为高速传输线要求较高，而靠近顶层和底层的出线层更优。如果高速pin需要的出线层较多，其余双地平面参考的内电层也可以使用。4）将每个第二出线层和每个第三出线层的上下层各分配一层接地层。需要说明的是，所有接地层通过过孔连接在一起，同时作为芯片上地pin的出线层。
需要说明的是，本申请除了上述实施例提供的电路板的叠层数量确定方式及叠层分配方式，还可采用其它叠层数量确定方式及叠层分配方式，只要能够实现芯片pin的出线设计即可，本申请在此不做特别的限定。
作为一种可选的实施例，芯片的pin出线设计方法还包括：
除去第一出线层和第二出线层之间的接地层。
进一步地，为了节省成本，本申请可除去电源pin对应的第一出线层和低速pin对应的第二出线层之间的接地层，使得低速pin对应的第二出线层只参考一侧的地层。另外，低速pin出线到电源层的介厚至少为到地层介厚的3倍以上，以减少电源对信号的干扰。
作为一种可选的实施例，电路板的RX pin对应的过孔为盲孔。
具体地，本申请的电路板的RX pin对应的过孔为盲孔（盲孔一般为激光孔，也可以是机械孔），盲孔可以实现较小的孔长，以减少过孔损耗。
作为一种可选的实施例，芯片的pin出线设计方法还包括：
根据芯片的过孔阻抗要求，为电路板的各层进行反焊盘设计；其中，除了高速线和低速线的走线区域，电路板的其余区域上均铺设有铜。
进一步地，本申请还可根据芯片的过孔阻抗要求，为电路板的各层进行反焊盘设计。需要说明的是，电路板上除了高速线和低速线的走线区域，其余区域上均可铺设上一定厚度的铜。
作为一种可选的实施例，根据芯片的过孔阻抗要求，为电路板的各层进行反焊盘设计，包括：
在位于RX pin对应的第三出线层上层的接地层上设置第一赛道型反焊盘；
在RX pin对应的第三出线层上设置第一赛道型反焊盘；
在位于RX pin对应的第三出线层下层的接地层上设置第二赛道型反焊盘；其中，第一赛道型反焊盘的直径＞第二赛道型反焊盘的直径；
在电源pin对应的第一出线层上设置第三赛道型反焊盘，以防止电源pin被短路；其中，第三赛道型反焊盘的直径=第二赛道型反焊盘的直径；
在位于TX pin对应的第三出线层上下层的接地层上均设置圆形反焊盘。
具体地，本申请为电路板的各层进行反焊盘设计（铜皮挖空的设计）：1）在位于RXpin对应的第三出线层上层的接地层上设置第一赛道型反焊盘，第一赛道型反焊盘的结构如图2所示（图中黑色部分表示反焊盘）。2）在RX pin对应的第三出线层上设置第一赛道型反焊盘。3）在位于RX pin对应的第三出线层下层的接地层上设置第二赛道型反焊盘，第二赛道型反焊盘的结构如图3所示，第一赛道型反焊盘的反焊盘直径＞第二赛道型反焊盘的反焊盘直径。4）在电源pin对应的第一出线层上设置第三赛道型反焊盘，目的是防止电源pin和地pin接一起被短路，第三赛道型反焊盘的结构如图4所示，第三赛道型反焊盘的反焊盘直径=第二赛道型反焊盘的反焊盘直径。5）在位于TX pin对应的第三出线层上下层的接地层上均设置圆形反焊盘，圆形反焊盘的结构如图5所示。
作为一种可选的实施例，芯片的pin出线设计方法还包括：
对设计有反焊盘的电路板进行仿真，得到电路板的实际过孔阻抗；
判断实际过孔阻抗是否满足芯片的过孔阻抗要求；
若否，则调整电路板上的反焊盘数量和/或反焊盘大小，并返回执行对设计有反焊盘的电路板进行仿真的步骤，直至电路板的实际过孔阻抗满足芯片的过孔阻抗要求。
进一步地，反焊盘过小，过孔阻抗过小，不满足过孔阻抗要求；反焊盘过大，会产生信号线参考变小或跨分割及电源通流面积减少等负面效应，所以本申请还可在为电路板的各层进行反焊盘设计之后，对设计有反焊盘的电路板进行仿真，得到电路板的实际过孔阻抗，然后判断电路板的实际过孔阻抗是否满足芯片的过孔阻抗要求，若满足芯片的过孔阻抗要求，则无需对电路板上的反焊盘进行调整；若不满足芯片的过孔阻抗要求，则调整电路板上的反焊盘数量和/或反焊盘大小，并返回执行对设计有反焊盘的电路板进行仿真的步骤，直至电路板的实际过孔阻抗满足芯片的过孔阻抗要求。
综上，结合一个具体实施例进行芯片的pin出线设计说明（以图6所示的pin map为例）：
如图6所示，从芯片中心到芯片边沿依次框出电源网络（对应电源pin）、低速网络（对应低速pin）、高速网络（对应高速pin对），其余未框出的为地网络（对应地pin）。所有网络需要从芯片中心朝向芯片边沿出线完成扇出，靠中心网络必然穿越靠边沿网络。
下面对该局部芯片的出线进行设计，假设需要电源层两层（供电源pin出线设计）、低速层两层（供低速pin出线设计）、高速层两层（供高速pin出线设计），共六个内电层，其余层为回流地层（供地pin出线设计），电路板典型的叠层为12层。为节省成本，去掉低速线的一个参考地层，该电路板可降为10层。如图7所示，电源层为第五层L5和第六层L6，低速层为第四层L4和第七层L7，高速层为双地参考的最优出线层第二层L2和第九层L9，其余层为用于信号回流的地层。另外，在实际电路板制作时，还需加入smask（阻焊层）、preperg（半固化片）、CORE（基材），这是电路板制作的必要步骤。
由于芯片pin间距为0.8mm（等于32mil，属于高密度芯片），为保证电路板上的出线空间，需要采用小规格过孔，如 8（孔直径）-16（焊盘直径）。电路板上出线时需要控制过孔阻抗（同时考虑控制传输线阻抗及各类网络信号间的串扰、电源干扰及保证通流面积等），为此设计四种反焊盘类型：第一赛道型反焊盘（反焊盘直径为40~48mil，根据阻抗需要调节）、第二赛道型反焊盘（反焊盘直径为24mil）、第三赛道型反焊盘（反焊盘直径为24mil，第三赛道型反焊盘的周长＞第二赛道型反焊盘的周长）及圆形反焊盘（反焊盘直径为24~28mil，根据阻抗需要调节）。
四种反焊盘类型的使用方式及目的为（参照图8，以高速线局部区域为例）：
L1、L2层使用第一赛道型反焊盘：大反焊盘优化高速TX网络的过孔阻抗。
L3层使用第二赛道型反焊盘：保证L4层低速线参考层。如图9所示，假设低速线线宽为4mil，则两侧各4mil参考。如果低速线速率较低或高速线阻抗要求更加严格，第二赛道型反焊盘直径可增大至32mil~40mil。如图10所示，反焊盘增大至32mil：低速线位置不变，牺牲一侧4mil参考层；如图11所示，反焊盘增大至40mil：向上下两边各推挤低速线4mil，同时牺牲两侧4mil参考层。
L5、L6层使用第三赛道型反焊盘：防止电源短路，保证L4层低速线正常参考，同时保证电源层有较宽的通流宽度。
L8、L10层使用圆形反焊盘：由于L8、L10层残桩较短，残桩容性较低，使用通用圆形反焊盘即可；同时可以满足L9层高速线更加完整的参考，减少跨分割宽度；过大的反焊盘会牺牲高速线参考层，不建议反焊盘超过28mil。
电路板上除了高速线和低速线的走线区域，其余区域上铺设有铜。L2层中高速RXpin对应的过孔为盲孔；L9层为残桩最小的内电层，用于高速TX pin出线。
可见，本申请详述了高密度芯片的出线规划、叠层设计及过孔反焊盘设计，通过该设计方法，可以有效的保证高速线的信号质量，同时兼顾了低速线信号质量与电源的通流面积，实现了高速高密度芯片的pin出线的精细化设计，从而提高了电路板设计质量。
本申请还提供了一种芯片，芯片采用上述任一种芯片的pin出线设计方法进行pin出线设计。
本申请提供的芯片的介绍请参考上述pin出线设计的实施例，本申请在此不再赘述。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (8)
1.一种芯片的pin出线设计方法，其特征在于，应用于BGA封装的芯片，包括：
根据芯片的pin位置信息及pin定义信息，确定所述芯片的pin出线所需的电路板层数；
为所述芯片的pin分配各自在所述电路板的出线层；
根据所述芯片的pin间距确定所述芯片的pin密度，并根据所述芯片的pin密度大小及传输线宽度要求，确定所述电路板上用于将所述芯片的pin引出到对应出线层的过孔的规格，以基于所述过孔进行相应出线设计；
其中，根据芯片的pin位置信息及pin定义信息，确定所述芯片的pin出线所需的电路板层数，包括：
基于所述芯片的pin地图确定所述芯片的pin位置信息及pin定义信息；其中，所述芯片的pin包括电源pin、低速pin、高速pin及地pin；所述高速pin连接的高速线上的信号传输速率＞预设速率阈值＞所述低速pin连接的低速线上的信号传输速率；
根据所述pin位置信息及所述pin定义信息，确定不同位置的电源pin对应的电源种类、所述低速pin的位置信息、不同位置的高速pin组成的高速pin对及每个所述高速pin对中的TX pin和RX pin的位置信息；
根据所述不同位置的电源pin对应的电源种类、所有所述低速pin的位置信息及每个所述高速pin对中的TX pin和RX pin的位置信息，确定所述芯片的pin出线所需的电路板层数；其中，TX pin为发送pin；RX pin为接收pin；
其中，根据所述不同位置的电源pin对应的电源种类、所有所述低速pin的位置信息及每个所述高速pin对中的TX pin和RX pin的位置信息，确定所述芯片的pin出线所需的电路板层数，包括：
确定属于同一电源种类的电源pin所需的通流面积，并根据所述通流面积及所述电路板的单层面积，确定所有所述电源pin所需的第一出线层数；其中，属于同一电源种类的电源pin共用同一出线层；
根据所有所述低速pin的位置信息确定所述低速pin的总数量，并根据所述低速pin的总数量确定所有所述低速pin所需的第二出线层数；
根据每个所述高速pin对中的TX pin和RX pin的位置信息，确定在所述pin地图上处于同一排的高速pin对的数量，并将确定的数量乘以2，得到所有所述高速pin所需的第三出线层数；其中，所述高速pin对中TX pin和RX pin对应不同出线层；
将所述第一出线层数、所述第二出线层数及所述第三出线层数相加，并将三者相加的和乘以2，得到所述芯片的pin出线所需的电路板层数。
2.如权利要求1所述的芯片的pin出线设计方法，其特征在于，为所述芯片的pin分配各自在所述电路板的出线层，包括：
将所述电源pin对应的第一出线层分配在所述电路板的中间层；
以所有所述第一出线层为第一出线层整体，将所述低速pin对应的第二出线层均匀分配在所述第一出线层整体的上下层；
以所有所述第一出线层和所有所述第二出线层为第二出线层整体，将所述RX pin对应的第三出线层分配在所述第二出线层整体的上层，并将所述TX pin对应的第三出线层分配在所述第二出线层整体的下层；
将每个所述第二出线层和每个所述第三出线层的上下层各分配一层接地层，其中，所有所述接地层通过过孔连接在一起，同时作为所述地pin的出线层。
3.如权利要求2所述的芯片的pin出线设计方法，其特征在于，所述芯片的pin出线设计方法还包括：
除去所述第一出线层和所述第二出线层之间的接地层。
4.如权利要求2所述的芯片的pin出线设计方法，其特征在于，所述电路板的RX pin对应的过孔为盲孔。
5.如权利要求2-4任一项所述的芯片的pin出线设计方法，其特征在于，所述芯片的pin出线设计方法还包括：
根据所述芯片的过孔阻抗要求，为所述电路板的各层进行反焊盘设计；其中，除了所述高速线和所述低速线的走线区域，所述电路板的其余区域上均铺设有铜。
6.如权利要求5所述的芯片的pin出线设计方法，其特征在于，根据所述芯片的过孔阻抗要求，为所述电路板的各层进行反焊盘设计，包括：
在位于所述RX pin对应的第三出线层上层的接地层上设置第一赛道型反焊盘；
在所述RX pin对应的第三出线层上设置所述第一赛道型反焊盘；
在位于所述RX pin对应的第三出线层下层的接地层上设置第二赛道型反焊盘；其中，所述第一赛道型反焊盘的直径＞所述第二赛道型反焊盘的直径；
在所述电源pin对应的第一出线层上设置第三赛道型反焊盘，以防止所述电源pin被短路；其中，所述第三赛道型反焊盘的直径=所述第二赛道型反焊盘的直径；
在位于所述TX pin对应的第三出线层上下层的接地层上均设置圆形反焊盘。
7.如权利要求6所述的芯片的pin出线设计方法，其特征在于，所述芯片的pin出线设计方法还包括：
对设计有反焊盘的所述电路板进行仿真，得到所述电路板的实际过孔阻抗；
判断所述实际过孔阻抗是否满足所述芯片的过孔阻抗要求；
若否，则调整所述电路板上的反焊盘数量和/或反焊盘大小，并返回执行对设计有反焊盘的所述电路板进行仿真的步骤，直至所述电路板的实际过孔阻抗满足所述芯片的过孔阻抗要求。
8.一种芯片，其特征在于，所述芯片采用如权利要求1-7任一项所述的芯片的pin出线设计方法进行pin出线设计。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110991801.9A CN113435154B (zh) | 2021-08-27 | 2021-08-27 | 一种芯片及其pin出线设计方法 |
| US18/270,215 US11928414B2 (en) | 2021-08-27 | 2021-11-30 | Chip and pinout design method therefor |
| PCT/CN2021/134400 WO2023024306A1 (zh) | 2021-08-27 | 2021-11-30 | 一种芯片及其pin出线设计方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110991801.9A CN113435154B (zh) | 2021-08-27 | 2021-08-27 | 一种芯片及其pin出线设计方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113435154A true CN113435154A (zh) | 2021-09-24 |
| CN113435154B CN113435154B (zh) | 2021-12-03 |
Family
ID=77806229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110991801.9A Active CN113435154B (zh) | 2021-08-27 | 2021-08-27 | 一种芯片及其pin出线设计方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11928414B2 (zh) |
| CN (1) | CN113435154B (zh) |
| WO (1) | WO2023024306A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023024306A1 (zh) * | 2021-08-27 | 2023-03-02 | 苏州浪潮智能科技有限公司 | 一种芯片及其pin出线设计方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120110538A1 (en) * | 2010-10-28 | 2012-05-03 | National Taiwan University | Clock-tree structure and method for synthesizing the same |
| CN111027272A (zh) * | 2019-11-28 | 2020-04-17 | 中国科学院微电子研究所 | 通孔层版图生成方法以及装置 |
| CN112883682A (zh) * | 2021-03-15 | 2021-06-01 | 北京华大九天科技股份有限公司 | 集成电路的总体布线方法及设备和存储介质 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7757196B2 (en) * | 2007-04-04 | 2010-07-13 | Cisco Technology, Inc. | Optimizing application specific integrated circuit pinouts for high density interconnect printed circuit boards |
| CN104618053B (zh) * | 2015-01-04 | 2017-07-07 | 北京北方烽火科技有限公司 | 基于wdm的信号互连方法及基带单元 |
| CN106358364B (zh) * | 2016-11-24 | 2023-04-28 | 湖南长城银河科技有限公司 | 一种印刷电路板及Fanout布线方法 |
| CN108241765B (zh) * | 2016-12-26 | 2022-12-02 | 杭州广立微电子股份有限公司 | 一种芯片晶体管测试芯片设计方法 |
| CN113261097B (zh) * | 2019-05-24 | 2023-06-20 | 华为技术有限公司 | 一种芯片封装装置、终端设备 |
| CN111881643A (zh) * | 2020-06-08 | 2020-11-03 | 北京智芯仿真科技有限公司 | 进程自启停的基于频域电磁响应的集成电路版图优化方法 |
| CN113435154B (zh) * | 2021-08-27 | 2021-12-03 | 苏州浪潮智能科技有限公司 | 一种芯片及其pin出线设计方法 |
-
2021
- 2021-08-27 CN CN202110991801.9A patent/CN113435154B/zh active Active
- 2021-11-30 US US18/270,215 patent/US11928414B2/en active Active
- 2021-11-30 WO PCT/CN2021/134400 patent/WO2023024306A1/zh unknown
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120110538A1 (en) * | 2010-10-28 | 2012-05-03 | National Taiwan University | Clock-tree structure and method for synthesizing the same |
| CN111027272A (zh) * | 2019-11-28 | 2020-04-17 | 中国科学院微电子研究所 | 通孔层版图生成方法以及装置 |
| CN112883682A (zh) * | 2021-03-15 | 2021-06-01 | 北京华大九天科技股份有限公司 | 集成电路的总体布线方法及设备和存储介质 |
Non-Patent Citations (2)
| Title |
|---|
| 李小荣: "高速数模混合电路信号完整性分析与PCB设计", 《中国优秀硕士学位论文全文数据库 工程科技Ⅱ辑》 * |
| 杨章平: "高速PCB设计中的信号完整性分析研究", 《中国优秀硕士学位论文全文数据库 工程科技Ⅱ辑》 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023024306A1 (zh) * | 2021-08-27 | 2023-03-02 | 苏州浪潮智能科技有限公司 | 一种芯片及其pin出线设计方法 |
| US11928414B2 (en) | 2021-08-27 | 2024-03-12 | Inspur Suzhou Intelligent Technology Co., Ltd. | Chip and pinout design method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113435154B (zh) | 2021-12-03 |
| US11928414B2 (en) | 2024-03-12 |
| WO2023024306A1 (zh) | 2023-03-02 |
| US20230394215A1 (en) | 2023-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102165584A (zh) | 用于已安装处理器的输入/输出架构及使用其的方法 | |
| EP1753275A2 (en) | Using rows/columns of micro-vias in a BGA interconnect grid to create improved PCB routing channels | |
| CN1942046B (zh) | 产生pcb布线通道的交替微过孔及贯通板的过孔 | |
| US10636741B2 (en) | Printed wiring board | |
| CN113435154B (zh) | 一种芯片及其pin出线设计方法 | |
| EP4171179A1 (en) | Printed circuit board and electronic device with printed circuit board | |
| CN112770492A (zh) | 一种高速信号过孔的设计方法、系统及存储介质 | |
| CN101101899B (zh) | 积层板及其制造方法、具有该积层板的电子元件和装置 | |
| CN101883472A (zh) | 表面贴片电容的pcb封装及其方法、印刷电路板和设备 | |
| CN212628549U (zh) | 一种具有PCB fanout设计架构的连接器 | |
| CN117119678A (zh) | 一种适用于球栅阵列芯片的焊盘及球栅阵列芯片 | |
| CN107845393B (zh) | Ddr信号布线板、印刷电路板以及电子装置 | |
| Chun et al. | Package and printed circuit board design of a 19.2 Gb/s data link for high-performance computing | |
| CN115551198A (zh) | 一种主板及相关组件 | |
| CN114423157B (zh) | Pcb板的制作方法、装置、电路板以及pcb板 | |
| US11147161B2 (en) | Package to printed circuit board transition | |
| CN218634401U (zh) | 一种印制电路板过孔结构和电子装置 | |
| CN220511308U (zh) | 存储芯片pcb板、存储芯片和处理器 | |
| CN214177635U (zh) | 一种印制电路板 | |
| CN213305847U (zh) | 一种优化bga内过孔串扰的pcb结构 | |
| CN213126597U (zh) | 一种改善bga走线性能的pcb结构 | |
| CN116314055B (zh) | 一种半导体封装结构及射频前端模块产品 | |
| CN219919278U (zh) | Ddr存储器的布线板、印刷电路板及电子装置 | |
| US20230164916A1 (en) | Printed circuit board and wire arrangement method thereof | |
| CN112687653B (zh) | 一种用于集成电路封装的高速模数转换器有机基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |