CN212628549U - 一种具有PCB fanout设计架构的连接器 - Google Patents
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Abstract
本实用新型提供了一种具有PCB fanout设计架构的连接器，包括连接器的信号pin，所述连接器的信号pin形成若干差分信号对，相邻所述差分信号对之间设置GND via。本实用新型通过在差分信号对之间和对应的信号pin旁设置GND via，在充分抑制列与列之间差分对的串扰问题，将PCB Z轴方向的SI问题纳入整机系统考量，提高了系统的SI性能。通过分层挖反焊盘的方式，缩小参考层的挖空外扩尺寸，增大其它层的挖空外扩尺寸，实现阻抗匹配的效果，同时解决了连接器过孔处阻抗不连续的问题，缩短了设计阻抗和实际阻抗之间的差距。
Description
技术领域
本实用新型涉及PCB板设计技术领域，尤其是一种具有PCB fanout设计架构的连接器。
背景技术
随着交换机、AI服务器等的技术发展，PCB板卡信号的设计速率也越来越高。传统的5G、8G Differential Pair信号速率已不能满足需求，更多的设计需要用到25G、56G或更高速率的差分信号。这种10G以上的高速Differential Pair 需要执行更高的SI标准，对信号的稳定性需求也越来越高。同时，系统架构和框架也越来越复杂，板级用到越来越多的高速连接器。板级的互联优劣直观又显著地影响着SI性能。因此高速连接器的PCB布线设计SI优化成为新的攻克难题。
PCB板级间的互联连接器，按功能分可分为高速连接器、低速连接器和电源连接器，按形态分可分为压接连接器、焊接连接器和贴片连接器。用于10G 以上信号的PCB板级连接器多为压接高速连接器。本实用新型是基于这种连接器的PCB fanout的技术改善。
压接连接器在PCB的表现形式上是一列一列规律的通孔焊盘排列。列与列的间距在1.6到2.54mm不等，这个间距即为pitch值。常用的压接高速连接器 pitch值有1.9mm、2.2mm等。原厂的连接器pin定义分为不固定GND和固定 GND两种。不固定GND的连接器所有pin都可以自行定义，所有pin既可以接电源、GND也可以接通信信号(低速信号或者高速信号)。固定GND的连接器，GND pin厂商已经定义好，只能接PCB的GND pin，其他非GND pin可用于接通信信号，通常都是接高速信号。
对于1.9mm pitch的连接器，压接钻孔为14mil，焊盘为27mil，走线占用空间小于30mil即可以背钻。以13或15mil pitch的Differential Pair为例，100 或85欧姆的差分走线，占用空间大于16mil小于24mil。当前的设计10G以下信号SI仿真效果良好。但是随着信号速率的飞速提升和发展，当前设计架构不能满足高速率信号的SI需求。
实用新型内容
本实用新型提供了一种具有PCB fanout设计架构的连接器，用于解决现有设置本能满足高速率信号SI需求的问题。
为实现上述目的，本实用新型采用下述技术方案：
本实用新型提供了一种具有PCB fanout设计架构的连接器，包括连接器的信号pin，所述连接器的信号pin形成若干差分信号对，相邻所述差分信号对之间设置GND via。
进一步地，每个所述差分信号对的信号pin旁设置若干GND via。
进一步地，所述若干GND via沿差分信号对的信号pin方向排布。
进一步地，所述GND via的尺寸为8mil。
进一步地，PCB的叠层中，缩小参考层的挖空外扩尺寸，增大除参考层外其它层的挖空外扩尺寸。
进一步地，所述参考层的挖空外扩尺寸为5mil，除参考层外其它层的挖空外扩尺寸为10mil。
进一步地，每一列信号pin的两端均搭配GND pin。
实用新型内容中提供的效果仅仅是实施例的效果，而不是实用新型所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
1、本实用新型通过在差分信号对之间和对应的信号pin旁设置GND via，在充分抑制列与列之间差分对的串扰问题，将PCB Z轴方向的SI问题纳入整机系统考量，提高了系统的SI性能。
2、通过分层挖反焊盘的方式，缩小参考层的挖空外扩尺寸，增大其它层的挖空外扩尺寸，实现阻抗匹配的效果，同时解决了连接器过孔处阻抗不连续的问题，缩短了设计阻抗和实际阻抗之间的差距。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本实用新型所述连接器pin的排布示意图，
其中，1信号pin、2差分信号对、3GND via、4GND pin。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本实用新型进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。此外，本实用新型可以在不同例子中重复参考数字和/ 或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。
如图1所示，本实用新型具有PCB fanout设计架构的连接器，包括连接器的信号pin1，连接器的信号pin1形成若干差分信号对2，相邻所述差分信号2对之间设置GND via3。每个所述差分信号对2的信号pin1旁设置若干GND via3。若干 GND via沿差分信号对的信号pin方向排布，如图1所示，均为纵向。每一列信号 pin的两端均搭配GND pin4。所述GNDvia的尺寸为8mil。
PCB的叠层中，缩小参考层的挖空外扩尺寸，增大除参考层外其它层的挖空外扩尺寸。具体来说，参考层的挖空外扩尺寸为5mil，除参考层外其它层的挖空外扩尺寸为10mil。
下面结合具体实施例，对本实用新型的设计思路进行说明：
确定板厚。板厚小于等于4mm,钻孔最小孔径大于等于8mil(钻刀10mil)， PCB制程工艺都可以满足厚径比设计需求。厚径比指板厚与最小钻刀孔径的比值，当前厚径比16为PCB制造工艺常规水平。
确定连接器，列与列的间距，每列的焊盘间的间距。如连接器列与列焊盘的间距为1.9mm，每列的信号pin间的间距为51.2mil，信号pin到GND pin的间距为47.2mil。使用背钻工艺，每列之间可以走线的空间最大为30mil。
在每相邻的2对差分信号之间加GND via。其板厚为2.8mm，可以加8mil 的GNDvia。为满足工艺需求，8mil的GND via到连接器的信号pin间距要大于等于9mil，到连接器GND pin的间距要大于等于8mil。加一颗GND via后，每列之间可以走线的空间最大为20mil。
计算阻抗线宽线距。以阻抗线为85欧姆，差分阻抗线宽线距的pitch值设计为14mil，线宽6.4mil,线距7.6mil，走线占用空间为20.4mil。这个线宽线距在已经加GND via的连接器上放不下，除非放宽层偏和背钻精度要求。但是本方案把线宽线距的pitch值适当减小，达到减少走线空间的目的。比如，pitch 值修改为8.5mil，线宽4mil,线距4.5mil，走线占用空间为12.5mil，阻抗仍然可以保持85欧姆。
连接器区域8.5mil走线，出连接器区域恢复为14mil pitch走线。因为阻抗没有变化，同时工艺达到工厂的最低需求，可以做阻抗控制，对SI来说阻抗还是连续的。但是多加的GND via却隔离了相邻差分对，很大程度上减小了串扰。
上述高速连接器内添加GND via的做法可以类推到低速连接器，提升连接器的使用速率。
差分过孔挖反焊盘。因为整体挖反焊盘不能使阻抗控制在85欧姆，本实用新型采用分层挖反焊盘的做法。
| layer | L1 | L2 | L3 | L4 | L5 | L6 | L7 | L8 | L9 | L10 | L11 | L12 | L13 | L14 | L15 | L16 |
| plane | top | G | P | G | S | G | S | G | G | S | G | S | G | P | G | BOT |
如上表所示叠层，L5/L7/L10/L12是高速信号层，L5参考层为L4/L6，L7 参考层为L6/L8，L10参考层为L9/L11，L12参考层为L11/L13。现有技术常规做法是：假设走线在L5层，那除L5层外，其他所有层都做等大的挖空去匹配阻抗。为了让L5层的走线有参考，挖空区域不能无限放大去匹配阻抗，所以现有技术阻抗匹配只能到60欧姆。但是L5层的参考层只是L4/L6层，分层挖反焊盘的核心就是，保证走线参考层不变，扩大其他层的反焊盘来实现阻抗匹配的效果。L5层走线的反焊盘挖空要anti each外扩8mil才能达到85欧姆的效果，但是考虑参考层只能anti each外扩5mil。如此，可以L4/L6层挖空外扩 5mil，其它层挖空外扩10mil，过孔阻抗匹配可以达到85欧姆。
本实施例的设计思路可以类推到PCB BGA等密集区域，还可以类推到低速连接器上，提升低速连接器的使用速率。
上述虽然结合附图对本实用新型的具体实施方式进行了描述，但并非对本实用新型保护范围的限制，所属领域技术人员应该明白，在本实用新型的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本实用新型的保护范围以内。
Claims (4)
1.一种具有PCB fanout设计架构的连接器，包括连接器的信号pin，其特征是，所述连接器的信号pin包括若干差分信号对，相邻所述差分信号对之间设置GND via；每个所述差分信号对的信号pin旁设置若干GND via；
所述若干GND via沿差分信号对的信号pin方向排布；
所述GND via的尺寸为8mil。
2.根据权利要求1所述具有PCB fanout设计架构的连接器，其特征是，PCB的叠层中，缩小参考层的挖空外扩尺寸，增大除参考层外叠层的挖空外扩尺寸。
3.根据权利要求2所述具有PCB fanout设计架构的连接器，其特征是，所述参考层的挖空外扩尺寸为5mil，除参考层外叠层的挖空外扩尺寸为10mil。
4.根据权利要求1-3任一项所述具有PCB fanout设计架构的连接器，其特征是，每一列信号pin的两端均搭配GND pin。
Priority Applications (1)
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|---|---|---|---|
| CN202020643930.XU CN212628549U (zh) | 2020-04-24 | 2020-04-24 | 一种具有PCB fanout设计架构的连接器 |
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| CN (1) | CN212628549U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113133186A (zh) * | 2021-04-15 | 2021-07-16 | 山东英信计算机技术有限公司 | 一种基于PCIe 5.0协议的高密连接器PCB结构 |
| CN113626890A (zh) * | 2021-06-29 | 2021-11-09 | 苏州浪潮智能科技有限公司 | 一种pin脚分布结构及高速芯片 |
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- 2020-04-24 CN CN202020643930.XU patent/CN212628549U/zh active Active
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