CN214177635U - 一种印制电路板 - Google Patents

一种印制电路板 Download PDF

Info

Publication number
CN214177635U
CN214177635U CN202023202543.1U CN202023202543U CN214177635U CN 214177635 U CN214177635 U CN 214177635U CN 202023202543 U CN202023202543 U CN 202023202543U CN 214177635 U CN214177635 U CN 214177635U
Authority
CN
China
Prior art keywords
circuit board
printed circuit
mils
speed differential
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202023202543.1U
Other languages
English (en)
Inventor
袁程
李靖
张丽
封晨霞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Celestica Technology Consultancy Shanghai Co Ltd
Original Assignee
Celestica Technology Consultancy Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Celestica Technology Consultancy Shanghai Co Ltd filed Critical Celestica Technology Consultancy Shanghai Co Ltd
Priority to CN202023202543.1U priority Critical patent/CN214177635U/zh
Application granted granted Critical
Publication of CN214177635U publication Critical patent/CN214177635U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本实用新型提供一种印制电路板,所述印制电路板的正面布设有封装区;印制电路板的背面布设有与封装区对应的过孔阵列;印制电路板的封装区形成有左右出线区和上下出线区;于左右出线区和上下出线区中,接收信号走线和发送信号走线布设于印制电路板的不同层中;所述左右出线区和所述上下出线区中各高速差分线的过孔的中心间距为26.6mils~28.6mils,31mils~33mils,或35mils~37mils。本实用新型中通过将接收信号走线和发送信号走线布设于印制电路板的不同层中,并通过优化各高速差分线的过孔的中心间距,使得LGA区域走出最优化的高速差分线扇出方式,从而使得出线扇出的串扰最小。

Description

一种印制电路板
技术领域
本实用新型涉及电子电路技术领域,特别是涉及印制电路板技术领域。
背景技术
随着电子技术的发展,印刷电路板在电子领域中应用越来越广泛,平面网格阵列封装(LGA,Land Grid Array)的集成电路芯片成为当今主流的芯片封装。这种封装方式的特点就是触点都在CPU的PCB上,而整个CPU的背部就像网格一样覆盖在CPU背部,而为了能够让主板与CPU连通,主板则承担了提供针脚的工作。所以LGA封装的CPU,针脚必然都在主板上,而且LGA的封装由于针脚设计的问题,相对来说比较脆弱,而主板针脚损坏了,就极有可能意味着整个主板的损坏了。
由于LGA封装的出线密度较大,出线方式会影响到过孔(via)的阻抗和扇出的串扰,而阻抗和串扰是影响信号质量的至关重要的因素。如何优化出线方式使得LGA区域的出线走出最优化的高速差分线扇出成为本领域技术人员亟待解决的技术问题。
实用新型内容
鉴于以上所述现有技术的缺点,本实用新型的目的在于提供一种印制电路板,用于优化印制电路板的高速差分线扇出方式。
为实现上述目的及其他相关目的,本实用新型提供一种印制电路板,所述印制电路板的正面布设有封装区;印制电路板的背面布设有与所述封装区对应的过孔阵列;所述印制电路板的封装区形成有左右出线区和上下出线区;于所述左右出线区和所述上下出线区中,接收信号走线和发送信号走线布设于所述印制电路板的不同层中;所述左右出线区和所述上下出线区中各高速差分线的过孔的中心间距为26.6mils~28.6mils,31mils~33mils,或35mils~37mils。
于本实用新型的一实施例中,于所述左右出线区中,高速差分线的过孔反焊盘的直径范围为22mils~24mils或26mils~29mils;高速差分线的走线距离高速差分线的过孔反焊盘的边缘最小距离为1.5mils~2mils。
于本实用新型的一实施例中,于所述左右出线区中,高速差分线的走线距离接地过孔的最小距离为3mils~5mils;高速差分线的走线距离电源过孔的最小距离为5mils~7mils。
于本实用新型的一实施例中,于所述左右出线区中,用于高速差分线走线的每一对过孔中,两个过孔的中心线相对水平线的倾斜角度为-15°~15°。
于本实用新型的一实施例中,于所述上下出线区中,高速差分线的过孔反焊盘的直径范围为22mils~24mils或26mils~29mils;高速差分线的走线距离高速差分线的过孔反焊盘的边缘最小距离为2mils~12mils。
于本实用新型的一实施例中,于所述上下出线区中,高速差分线的走线距离接地过孔的最小距离为3mils~5mils;高速差分线的走线距离电源过孔的最小距离为4mils~8mils。
于本实用新型的一实施例中,于所述上下出线区中,用于高速差分线走线的每一对过孔中,两个过孔的中心线相对水平线的倾斜角度为30°~90°。
于本实用新型的一实施例中,所述印制电路板包括从上至下依次配置的阻焊层,防护层,电源层,接收信号走线层,电源层,发送信号走线层,电源层,防护层,阻焊层以及位于各层之间或层内的多个绝缘层、多个芯板以及多个接地层。
于本实用新型的一实施例中,所述印制电路板的层数范围为36层~44层;所述印制电路板的厚度范围为4mm~6mm。
如上所述,本实用新型的一种印制电路板具有以下有益效果:
本实用新型中于印制电路板的封装区的左右出线区和上下出线区中,通过将接收信号走线和发送信号走线布设于印制电路板的不同层中,减小出线扇出的串扰,并通过优化左右出线区和上下出线区中各高速差分线的过孔的中心间距,使得LGA区域走出最优化的高速差分线扇出方式,从而使得出线扇出的串扰最小。
附图说明
图1显示为本实用新型中印制电路板的整体结构示意图;
图2显示为本实用新型中印制电路板中过孔和焊盘的间距示意图;
图3显示为本实用新型中印制电路板中左右出线区的走线示意图;
图4显示为本实用新型中印制电路板中左右出线区每对过孔的布局示意图;
图5显示为本实用新型中印制电路板中上下出线区的走线示意图;
图6和图7显示为本实用新型中印制电路板中上下出线区每对过孔的布局示意图;
图8显示为本实用新型中印制电路板中的内部结构示意图。
图9和图10显示为本实用新型中印制电路板中的内部的一种具体结构示例图。
元件标号说明
100 印制电路板
110 左出线区
120 右出线区
130 上出线区
140 下出线区
101 阻焊层
102 顶层
103 电源层
104 接收信号走线层
105 发送信号走线层
具体实施方式
以下由特定的具体实施例说明本实用新型的实施方式,熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。
请参阅图1至图9。须知,本说明书所附图式所绘示的结构、比例、大小等,均仅用以配合说明书所揭示的内容,以供熟悉此技术的人士了解与阅读,并非用以限定本实用新型可实施的限定条件,故不具技术上的实质意义,任何结构的修饰、比例关系的改变或大小的调整,在不影响本实用新型所能产生的功效及所能达成的目的下,均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时,本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语,亦仅为便于叙述的明了,而非用以限定本实用新型可实施的范围,其相对关系的改变或调整,在无实质变更技术内容下,当亦视为本实用新型可实施的范畴。
本实施例的目的在于提供一种印制电路板,用于优化印制电路板的高速差分线扇出方式。
以下将详细阐述本实施例的一种印制电路板原理及实施方式,使本领域技术人员不需要创造性劳动即可理解本实施例的一种印制电路板。
如图1所示,本实施例提供一种印制电路板100,所述印制电路板100的正面布设有封装区;其中,所述封装区为球柵网格阵列封装(BGA)区。所述印制电路板100的背面布设有与所述封装区对应的过孔阵列。
其中,过孔有VIPPO(Via-In-Pad Plated Over,在焊盘上钻过孔)过孔和非VIPPO过孔(常规通孔)2种孔类型,本实施例中,所述印制电路板100的背面布设的为VIPPO过孔。
所述印制电路板100的封装区形成有左右出线区和上下出线区。所述印制电路板100的封装区中的左右出线区和上下出线区的出线方式会影响到过孔的阻抗和扇出的串扰,进而影响信号质量。如图1所示,所述左右出线区包括左出线区110和右出线区120,所述上下出线区包括上出线区130和下出线区140。
于本实施例中,于所述左右出线区和所述上下出线区中,接收信号走线和发送信号走线布设于所述印制电路板100的不同层中;所述左右出线区和所述上下出线区中各高速差分线的过孔的中心间距为26.6mils~28.6mils,31mils~33mils,或35mils~37mils。
基于钻刀的直径大小、焊盘的直径大小形成的不同尺寸的高速差分线的过孔的示意图如图2所示。
优选地,根据钻刀的直径大小、焊盘的直径大小确定所述左右出线区中各高速差分线的过孔的中心间距为27.6mils,32mils,或36mils。
其中,在不同的高速差分线的过孔大小时,反焊盘与焊盘间距离,反焊盘与过孔间距离都是相同的。例如,反焊盘与焊盘间距离范围为14.81mils~16.81mils,优选地,反焊盘与焊盘间距离为15.81mils。反焊盘与过孔间距离都是相同的。例如,反焊盘与过孔间距离范围为29mils~30mils,优选地,反焊盘与过孔间距离为28mils。
在上述走线布设原理下,由于左右出线区和上下出线区的出线方向不同,于本实施例中,所述左右出线区的具体走线布设与所述上下出线区的走线布设在优化时具体走线方式并不相同。以下分别对所述左右出线区的具体走线布设方式和所述上下出线区的走线布设方式进行说明。
针对所述左右出线区,接收信号走线和发送信号走线布设于所述印制电路板100的不同层中:于本实施例中,优选地,接收信号走线布设于所述印制电路板100的上半部的若干层中,发送信号走线布设于所述印制电路板100的下半部的若干层中,减小出线扇出的串扰。
其中,左出线区110和所述右出线区120可以采用相同的层数布设接收信号走线,也可以采用不同的层数布设接收信号走线,相应的,左出线区110和所述右出线区120可以采用相同的层数布设接收信号走线,也可以采用不同的层数布设接收信号走线。
于本实施例中,根据钻刀的直径大小、焊盘的直径大小确定所述左右出线区中各高速差分线的过孔的中心间距为26.6mils~28.6mils,31mils~33mils,或35mils~37mils。
例如,本实施例中,选取过孔钻刀的直径为10mils,过孔焊盘的直径为18mils,所述左右出线区中各高速差分线的过孔的中心间距为26.6mils~28.6mils,优选地,所述左右出线区中各高速差分线的过孔的中心间距为27.6mils。
于本实施例中,于所述左右出线区中,高速差分线的过孔反焊盘的直径范围为22mils~24mils或26mils~29mils,优选地,高速差分线的过孔反焊盘的直径为28mils。
于本实施例中,于所述左右出线区中,高速差分线的走线距离高速差分线的过孔反焊盘的边缘最小距离为1.5mils~2mils。优选地,所述高速差分线的走线距离高速差分线的过孔反焊盘的边缘最小距离为1.7mils。
于本实施例中,于所述左右出线区中,高速差分线的走线距离接地过孔的最小距离为3mils~5mils。
优选地,于所述左右出线区中,高速差分线的走线距离接地过孔的最小距离为4mils。
于本实施例中,于所述左右出线区中,高速差分线的走线距离电源过孔的最小距离为5mils~7mils。
优选地,于所述左右出线区中,高速差分线的走线距离电源过孔的最小距离为6mils。
其中,于本实施例中,于所述左右出线区中,高速差分线的线宽为但不限于3.5mils或3mils。
图3显示为本实用新型中印制电路板100中左右出线区的走线示意图。如图3所示,所述左右出线区中各高速差分线的过孔的中心间距为27.6mils;高速差分线的走线距离高速差分线的过孔反焊盘的边缘距离为1.72mils;高速差分线的走线距离接地过孔的距离为4mils。
通过优化左右出线区中各高速差分线的过孔的中心间距,使得LGA的左右出线区域走出最优化的高速差分线扇出方式,从而使得出线扇出的串扰最小。
此外,如图4所示,于所述左右出线区中,用于高速差分线走线的每一对过孔中,两个过孔的中心线相对水平线的倾斜角度α为-15°~15°。优选地,用于高速差分线走线的每一对过孔中,两个过孔的中心线相对水平线的倾斜角度α为0°。也就是说,于所述左右出线区中,用于高速差分线走线的每一对过孔中,两个过孔可以水平布设,也可以相对略微倾斜。
针对所述上下出线区,接收信号走线和发送信号走线布设于所述印制电路板100的不同层中:于本实施例中,优选地,接收信号走线布设于所述印制电路板100的上半部的若干层中,发送信号走线布设于所述印制电路板100的下半部的若干层中,减小出线扇出的串扰。
其中,上出线区130和下出线区140可以采用相同的层数布设接收信号走线,也可以采用不同的层数布设接收信号走线,相应的,上出线区130和下出线区140可以采用相同的层数布设接收信号走线,也可以采用不同的层数布设接收信号走线。
于本实施例中,根据钻刀的直径大小、焊盘的直径大小确定所述上下出线区中各高速差分线的过孔的中心间距为26.6mils~28.6mils,31mils~33mils,或35mils~37mils。
例如,本实施例中,选取过孔钻刀的直径为10mils,过孔焊盘的直径为18mils,所述上下出线区中各高速差分线的过孔的中心间距为26.6mils~28.6mils,优选地,所述上下出线区中各高速差分线的过孔的中心间距为27.6mils。
于本实施例中,于所述上下出线区中,高速差分线的过孔反焊盘的直径范围为22mils~24mils或26mils~29mils;优选地,高速差分线的过孔反焊盘的直径为28mils。
于本实施例中,于所述上下出线区中,高速差分线的走线距离高速差分线的过孔反焊盘的边缘最小距离为2mils~12mils。
优选地,于所述上下出线区中,高速差分线的走线距离高速差分线的过孔反焊盘的边缘的距离为7mils。
于本实施例中,于所述上下出线区中,高速差分线的走线距离接地过孔的最小距离为3mils~5mils。
优选地,于所述上下出线区中,高速差分线的走线距离接地过孔的距离为4mils。
于本实施例中,于所述上下出线区中,高速差分线的走线距离电源过孔的最小距离为4mils~8mils。
优选地,于所述上下出线区中,高速差分线的走线距离电源过孔的距离为6mils。
于所述上下出线区中,其中,于本实施例中,高速差分线的线宽为但不限于3.5mils或3mils。
图5显示为本实用新型中印制电路板100中上下出线区的走线示意图。如图5所示,各高速差分线的过孔的中心间距为27.6mils;高速差分线的走线距离高速差分线的过孔反焊盘的边缘的距离为7mils;高速差分线的走线距离接地过孔的距离为4mils。
通过优化上下出线区中各高速差分线的过孔的中心间距,使得LGA的上下出线区域走出最优化的高速差分线扇出方式,从而使得出线扇出的串扰最小。
此外,如图6和图7所示,于所述上下出线区中,用于高速差分线走线的每一对过孔中,两个过孔的中心线相对水平线的倾斜角度α为30°~90°。优选地,用于高速差分线走线的每一对过孔中,两个过孔的中心线相对水平线的倾斜角度α为60°。
也就是说,于所述上下出线区中,用于高速差分线走线的每一对过孔中,两个过孔的中心线可以如图6中所示的相对X轴正向的水平线以倾斜角度α为30°~90°进行布设,也可以如图6中所示的相对X轴负向的水平线以倾斜角度α为30°~90°进行布设。
图8显示为本实用新型中印制电路板100的内部结构示意图。如图8所示,于本实施例中,所述印制电路板100包括从上至下依次配置的阻焊层101,防护层(顶层)102,电源层103,接收信号走线层104,电源层103,发送信号走线层105,电源层103,防护层(底层)102,阻焊层101以及位于各层之间或层内的多个绝缘层、多个芯板以及多个接地层(图中未示出)。
其中,电源层103可以包括多层子电源层,接收信号走线层104包括多个接收信号走线子层,发送信号走线层105包括多个发送信号走线子层。
本实施例中,通过布设印制电路板100的各层及各层的走线,使得印制电路板100减小出线扇出的串扰。
于本实施例中,所述印制电路板100的层数范围为但不限36层~44层;所述印制电路板100的厚度范围为但不限于4mm~6mm。
本实施例中,优选地,所述印制电路板100的厚度为4.76mm,过孔对应的反焊盘直径为28mils。
如图9和图10所示,本实施例以所述印制电路板100的层数为40层为例说明本实施例中印制电路板100的内部结构。
如图9所示,所述印制电路板100的1~20层中,最上面为阻焊层101(Slodermask),然后为第1层防护层102(Top),第2层配置为接地层(GND),该接地层(GND)和防护层102(Top)之间设有绝缘层(PREPREG)。第3层(VCC1)和第4层(VCC2)构成电源层103,其中,VCC1和VCC2之间设有绝缘层(PREPREG),第3层(VCC1)和第2层的GND之间设有芯板(CORE),第4层(VCC2)和第5层的GND之间设有芯板。第6层至第18层为接收信号走线层104,包括SIG1~SIG7多个接收信号走线子层。SIG1~SIG7多个接收信号走线子层之间分别设有芯板(CORE),接地层(GND)和绝缘层(PREPREG)。
如图10所示,所述印制电路板100的21~40层中,图9中的第20层(VCC3)和图10中的第21层(VCC4)构成电源层103。第23层至第35层为发送信号走线层105,包括SIG8~SIG14多个接收信号走线子层。SIG8~SIG14多个接收信号走线子层之间分别设有绝缘层(PREPREG),接地层(GND)和芯板(CORE)。然后第37层(VCC5)和第38层(VCC6)配置为电源层103,第40层为防护层102(Bottom),防护层102外面同样配置阻焊层101(Sloder mask)。
于本实施例中,阻燃层的厚度为但不限于0.5±0.1mils,阻燃层102厚度为但不限于3.1±0.5mils。电源层和接地层之间的芯板的材料为MC24M双面蚀刻型埋容材料,厚度为1mils。接收信号走线层104和发送信号走线层105中的芯板(CORE)厚度为3.9±0.5mils,芯板的材料为DVN材料。
综上所述,本实用新型中于印制电路板的封装区的左右出线区和上下出线区中,通过将接收信号走线和发送信号走线布设于印制电路板的不同层中,减小出线扇出的串扰,并通过优化左右出线区和上下出线区中各高速差分线的过孔的中心间距,使得LGA区域走出最优化的高速差分线扇出方式,从而使得出线扇出的串扰最小。所以,本实用新型有效克服了现有技术中的种种缺点而具有度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效,而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本实用新型的权利要求所涵盖。

Claims (9)

1.一种印制电路板,所述印制电路板的正面布设有封装区;印制电路板的背面布设有与所述封装区对应的过孔阵列;其特征在于:
所述印制电路板的封装区形成有左右出线区和上下出线区;
于所述左右出线区和所述上下出线区中,接收信号走线和发送信号走线布设于所述印制电路板的不同层中;所述左右出线区和所述上下出线区中各高速差分线的过孔的中心间距为26.6mils~28.6mils,31mils~33mils,或35mils~37mils。
2.根据权利要求1所述的印制电路板,其特征在于:于所述左右出线区中,高速差分线的过孔反焊盘的直径范围为22mils~24mils或26mils~29mils;高速差分线的走线距离高速差分线的过孔反焊盘的边缘最小距离为1.5mils~2mils。
3.根据权利要求1或2所述的印制电路板,其特征在于:于所述左右出线区中,高速差分线的走线距离接地过孔的最小距离为3mils~5mils;高速差分线的走线距离电源过孔的最小距离为5mils~7mils。
4.根据权利要求1所述的印制电路板,其特征在于:于所述左右出线区中,用于高速差分线走线的每一对过孔中,两个过孔的中心线相对水平线的倾斜角度为-15°~15°。
5.根据权利要求1所述的印制电路板,其特征在于:于所述上下出线区中,高速差分线的过孔反焊盘的直径范围为22mils~24mils或26mils~29mils;高速差分线的走线距离高速差分线的过孔反焊盘的边缘最小距离为2mils~12mils。
6.根据权利要求1或5所述的印制电路板,其特征在于:于所述上下出线区中,高速差分线的走线距离接地过孔的最小距离为3mils~5mils;高速差分线的走线距离电源过孔的最小距离为4mils~8mils。
7.根据权利要求1所述的印制电路板,其特征在于:于所述上下出线区中,用于高速差分线走线的每一对过孔中,两个过孔的中心线相对水平线的倾斜角度为30°~90°。
8.根据权利要求1所述的印制电路板,其特征在于:所述印制电路板包括从上至下依次配置的阻焊层,防护层,电源层,接收信号走线层,电源层,发送信号走线层,电源层,防护层,阻焊层以及位于各层之间或层内的多个绝缘层、多个芯板以及多个接地层。
9.根据权利要求1或8所述的印制电路板,其特征在于:所述印制电路板的层数范围为36层~44层;所述印制电路板的厚度范围为4mm~6mm。
CN202023202543.1U 2020-12-25 2020-12-25 一种印制电路板 Active CN214177635U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202023202543.1U CN214177635U (zh) 2020-12-25 2020-12-25 一种印制电路板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202023202543.1U CN214177635U (zh) 2020-12-25 2020-12-25 一种印制电路板

Publications (1)

Publication Number Publication Date
CN214177635U true CN214177635U (zh) 2021-09-10

Family

ID=77609353

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202023202543.1U Active CN214177635U (zh) 2020-12-25 2020-12-25 一种印制电路板

Country Status (1)

Country Link
CN (1) CN214177635U (zh)

Similar Documents

Publication Publication Date Title
US7277298B2 (en) Multi-terminal device and printed wiring board
US9622339B2 (en) Routing design for high speed input/output links
US9445492B2 (en) Printed circuit board
US7402757B1 (en) Method, system, and apparatus for reducing transition capacitance
CN110622306B (zh) 低串扰垂直连接接口
US9681554B2 (en) Printed circuit board
US6831233B2 (en) Chip package with degassing holes
CN113225898A (zh) 一种印制电路板及其走线布设方法
CN215601537U (zh) 一种印制电路板
US7161812B1 (en) System for arraying surface mount grid array contact pads to optimize trace escape routing for a printed circuit board
CN214177635U (zh) 一种印制电路板
US20140312488A1 (en) Method of manufacturing wiring board unit, method of manufacturing insertion base, wiring board unit, and insertion base
CN112867230A (zh) 一种印制电路板及其走线布设方法
WO2023024306A1 (zh) 一种芯片及其pin出线设计方法
CN217643830U (zh) 一种印制电路板
CN114222417A (zh) 一种印制电路板及其走线布设方法
CN221553530U (zh) 走线扇出电路和pcb
CN221178002U (zh) 电路板和电子设备
CN113993281B (zh) 一种pcb差分过孔设计方法及pcb设计方法
CN213305847U (zh) 一种优化bga内过孔串扰的pcb结构
US20230164916A1 (en) Printed circuit board and wire arrangement method thereof
US20100212948A1 (en) Circuit board and chip package structure
TWI831317B (zh) 球柵陣列及其配置方法
CN213126597U (zh) 一种改善bga走线性能的pcb结构
CN217936081U (zh) 封装结构和电子设备

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant