CN113410129A - 半导体结构的制备方法及半导体结构 - Google Patents
半导体结构的制备方法及半导体结构 Download PDFInfo
- Publication number
- CN113410129A CN113410129A CN202110951715.5A CN202110951715A CN113410129A CN 113410129 A CN113410129 A CN 113410129A CN 202110951715 A CN202110951715 A CN 202110951715A CN 113410129 A CN113410129 A CN 113410129A
- Authority
- CN
- China
- Prior art keywords
- hole
- conductive
- silver paste
- paste layer
- conductive silver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000002360 preparation method Methods 0.000 title claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 180
- 239000002184 metal Substances 0.000 claims abstract description 180
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims abstract description 177
- 239000004020 conductor Substances 0.000 claims abstract description 96
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 238000003466 welding Methods 0.000 claims abstract description 52
- 238000004806 packaging method and process Methods 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 41
- 238000002844 melting Methods 0.000 claims abstract description 25
- 230000008018 melting Effects 0.000 claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 239000007787 solid Substances 0.000 claims description 15
- 239000002131 composite material Substances 0.000 claims description 12
- 238000005476 soldering Methods 0.000 claims description 11
- 230000005484 gravity Effects 0.000 claims description 6
- 239000000155 melt Substances 0.000 claims description 6
- 230000017525 heat dissipation Effects 0.000 abstract description 14
- 229910052709 silver Inorganic materials 0.000 description 21
- 239000004332 silver Substances 0.000 description 21
- 239000011162 core material Substances 0.000 description 20
- 239000011257 shell material Substances 0.000 description 15
- 239000007788 liquid Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 8
- 238000007711 solidification Methods 0.000 description 8
- 230000008023 solidification Effects 0.000 description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- 239000010931 gold Substances 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 229920000297 Rayon Polymers 0.000 description 6
- 238000005336 cracking Methods 0.000 description 6
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 238000000708 deep reactive-ion etching Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 238000003825 pressing Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910001128 Sn alloy Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000003405 preventing effect Effects 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000005574 cross-species transmission Effects 0.000 description 1
- 230000005686 electrostatic field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02697—Forming conducting materials on a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种半导体结构的制备方法及半导体结构，方法包括：提供芯片和表面涂敷有导电银浆层的封装基板，芯片具有焊垫，且第一表面处具有通孔，通孔的底部开口暴露焊垫，通孔内侧壁、底部开口处的焊垫表面及第一表面处均覆盖有金属层；将导电块卡设在通孔内；将第一表面朝向封装基板设置，并保持第一表面处的金属层与导电银浆层接触；在第一温度下对导电银浆层进行固化以使得第一表面处的金属层与导电银浆层形成固定连接，且导电块在第一温度下至少部分融化以形成第一导电体，第一导电体与导电银浆层及通孔内侧壁的金属层相接触以实现电连接。本发明通过导电块融化后与导电银浆层及金属层相接触以增大接触面积，提高了芯片的散热和抗干扰能力。
Description
技术领域
本申请涉及半导体封装技术领域，具体涉及一种半导体结构的制备方法及半导体结构。
背景技术
现有的半导体结构中，通常通过在芯片背部刻蚀通孔暴露芯片焊垫，再通过铜、钨、金等导电物质的填充形成金属柱，以实现芯片焊垫的垂直电气互连。
由于金属柱与外部接触面积有限，导致芯片的散热和抗干扰能力较差。
发明内容
鉴于此，本申请提供一种半导体结构的制备方法及半导体结构，以解决现有的芯片散热能力和抗干扰能力较差的问题。
本申请提供的一种半导体结构的制备方法，包括：提供芯片和表面涂敷有导电银浆层的封装基板，所述芯片具有焊垫，且所述芯片的第一表面处具有通孔，所述通孔的底部开口暴露所述焊垫，所述通孔内侧壁、底部开口处的焊垫表面及所述第一表面处均覆盖有金属层；将导电块卡设在所述通孔内；将所述第一表面朝向所述封装基板设置，并保持所述第一表面处的金属层与所述导电银浆层接触；在第一温度下对所述导电银浆层进行固化以使得所述第一表面处的金属层与所述导电银浆层形成固定连接，且所述导电块在所述第一温度下至少部分融化以形成第一导电体，所述第一导电体与所述导电银浆层及所述通孔内侧壁的金属层相接触以实现电连接。
本方案中的半导体结构的制备方法，提供的芯片具有通孔，通孔内侧壁、底部开口及通孔所在的第一表面均覆盖有金属层，通过通孔底部开口处的金属层与焊垫形成电连接，提供的封装基板上也涂敷有导电银浆层，将一导电块卡设在通孔内后，再将芯片的第一表面朝向封装基板，并保持第一表面处的金属层与封装基板上的导电银浆层相接触，在第一温度下进行银浆固化使得芯片第一表面处的金属层与导电银浆层形成固定连接，导电块融化后与导电银浆层及通孔内侧壁的金属层相接触而增大导电银浆层与金属层的接触面积。本方案通过通孔内的金属层与焊垫连接，并通过通孔内设置导电块，在导电块融化后形成第一导电体，增大了金属层与封装基板的接触面积，提高了芯片的散热能力和抗干扰能力。另外，本方案中，将在芯片通孔内放置导电块，并在通孔内壁和第一表面上覆盖金属层，金属层和导电银浆层是面-面连接，无需对准步骤，降低了工艺难度。
可选的，所述焊垫为接地焊垫或接电源焊垫；在所述第一温度下对所述导电银浆层进行固化的步骤之后，所述制备方法还包括：当所述焊垫为接地焊垫时，将所述导电银浆层接地；当所述焊垫为接电源焊垫时，将所述导电银浆层接电源。
本方案中，焊垫为接地或接电源焊垫，封装基板上的导电银浆层相应地接地或接电源，由于接地或者接电源端口通常需要流过大电流，所以需要较大的接触面积。本方案通过导电块融化后与通孔内侧壁金属层及导电银浆层相接触以扩大接触面积，增大了芯片的接地或接电源面积，提高了芯片的接地或接电源性能，增强了芯片的散热性能、抗干扰和抗静电脉冲的能力。
可选的，所述将导电块卡设在所述通孔内的步骤具体包括：将所述导电块放入所述通孔内，使得所述导电块与所述通孔的底部形成密闭的第一空腔，所述第一空腔内的气体对所述导电块产生第一压力，所述芯片外部的气体对所述导电块产生第二压力，所述第二压力减去所述第一压力形成的压力差大于所述导电块的重力，使得当所述通孔的开口朝向地面时，所述导电块在所述压力差的作用下保持在所述通孔内。
本方案中，由于芯片在经历银浆固化的第一温度之前，自带的导电块还没有融化，有可能因为芯片的通孔开口朝向地面的时候，由于重力的作用而从通孔中脱落，因此本方案在植入导电块的时候，需要第一空腔内的气压很低，这样当导电块进入之后，芯片又处于正常大气压环境的时候，外部大气压远比第一空腔内的气压压力要大，这样就能将自带的导电块推进入通孔，进一步确保，在达到第一温度之前，无论经历什么外部环境，导电块都可以被“锁”在通孔之中，以避免导电块掉落下来，影响第一表面金属层与导电银浆层的接触紧密度，造成接触不良。相比于通过粘胶黏贴的方式，可以降低粘胶对导电性能的影响，以及粘胶的不稳定性。
可选的，所述将导电块卡设在所述通孔内的步骤具体包括：将所述导电块放入所述通孔内，所述导电块的最大直径处的两端与所述通孔内侧壁的金属层接触，所述导电块在摩擦力的作用下卡设在所述通孔内。
可选的，所述导电块为复合层结构，包括内芯和包裹所述内芯的外壳，所述外壳的熔点低于所述内芯的熔点，所述内芯的融化温度小于或等于所述第一温度；所述将导电块卡设在所述通孔内的步骤具体包括：将所述导电块放入所述通孔并融化所述外壳，通过所述外壳固化后与所述通孔侧壁的金属层形成固定连接以实现将所述导电块卡设在所述通孔内。
本方案中，由于芯片在经历银浆固化的第一温度之前，自带的导电块还没有融化，有可能因为芯片的通孔开口朝向地面的时候，由于重力的作用而从通孔中脱落，因此本方案在植入导电块的时候，通过外壳融化后放入所述通孔，通过所述外壳固化后与所述通孔侧壁的金属层形成固定连接以实现将所述导电块卡设在所述通孔内，确保导电块在达到第一温度之前，无论经历什么外部环境，导电块都可以被“锁”在通孔之中，可以提高导电块在通孔内的稳定性，避免导电块从通孔内掉出来，影响第一表面金属层与导电银浆层的接触紧密度，造成接触不良。相比于通过粘胶黏贴的方式，可以降低粘胶对导电性能的影响，以及粘胶的不稳定性。
可选的，所述导电块相对于所述通孔底部的最高点与所述第一表面保持第一距离，以使得所述导电块凹陷于所述通孔内。
本方案通过保证导电块完全凹陷于通孔内，可避免导电块溢出通孔，导致第一表面的金属层与导电银浆层裂开，造成接触不良。
可选的，所述导电块为实心结构或空心结构；在所述在第一温度下对所述导电银浆层进行固化的步骤之后，所述半导体结构的制备方法还包括：在第二温度下对所述半导体结构进行回流焊接，所述第一导电体在所述第二温度下融化形成第二导电体；所述第二导电体与所述导电银浆层及所述通孔内侧壁的金属层的接触面积大于所述第一导电体与所述导电银浆层及所述通孔内侧壁的金属层的接触面积。
可选的，在所述在第一温度下对所述导电银浆层进行固化的步骤之后，所述半导体结构的制备方法还包括：在第二温度下对所述半导体结构进行回流焊接，所述第一导电体的内芯在所述第二温度下融化形成第二导电体；所述第二导电体与所述导电银浆层及所述通孔内侧壁的金属层的接触面积大于所述第一导电体与所述导电银浆层及所述通孔内侧壁的金属层的接触面积。
可选的，所述第一温度为150℃（摄氏度）~250℃；和／或，所述第二温度的范围为260℃~300℃。
可选的，所述导电块为实心结构或空心结构时在小于所述第一温度时为固态，或，所述导电块包括外壳和内芯时，所述内芯在小于所述第一温度时为固态。
本方案中，通过导电块为实心结构或空心结构时在小于所述第一温度时为固态或微融化状态，或，所述导电块包括外壳和内芯时，所述内芯在小于所述第一温度时为固态，可以避免导电块融化时影响第一表面的金属层与导电银浆层的连接，造成接触不良。
可选的，所述导电块的结构为以下任意一种：空心结构、实心结构和复合层结构。
一种半导体结构，包括：芯片和表面涂敷有导电银浆层的封装基板；
所述芯片具有焊垫，且所述芯片的第一表面处具有通孔，所述通孔的底部开口暴露所述焊垫，所述通孔内侧壁、底部开口处的焊垫表面及所述芯片的第一表面均覆盖有金属层；所述通孔内设有导电体，所述导电体与所述导电银浆层及所述通孔内侧壁的金属层相接触以实现电连接；所述芯片的第一表面设置于所述封装基板上，且所述第一表面处的金属层与所述导电银浆层相接触以实现电连接。
可选的，所述焊垫为接地焊垫或接电源焊垫；所述导电银浆层相应地接地或接电源。
可选的，所述导电体由实心结构或空心结构的导电块融化后形成；或，所述导电体由复合层结构的导电块融化后形成，所述复合层结构的导电块包括内芯和包裹所述内芯的外壳。
可选的，所述导电体与所述导电银浆层的接触面积为第一面积，所述通孔在所述导电银浆层表面围成的面积为第二面积，所述第一面积与所述第二面积的比值范围是0.4-1；和/或，所述导电体与所述通孔内侧壁的金属层的接触面积是第三面积；所述通孔内侧壁金属层的面积是第四面积，所述第三面积与所述第四面积的比值范围是0.4-1。
本发明的半导体结构的制备方法，通过将通孔内侧壁、底部开口及通孔所在的第一表面均覆盖金属层，通过通孔底部开口处的金属层与焊垫形成电连接，将封装基板上也涂敷导电银浆层，将一导电块卡设在通孔内后，再将芯片的第一表面朝向封装基板，并保持第一表面处的金属层与封装基板上的导电银浆层相接触，在第一温度下进行银浆固化使得芯片第一表面处的金属层与导电银浆层形成固定连接，导电块融化后与导电银浆层及通孔内侧壁的金属层相接触而增大导电银浆层与金属层的接触面积，提高了芯片的散热能力和抗干扰能力。
进一步地，芯片焊垫为接地焊垫或接电源焊垫，对应的导电银浆层接地或接电源，该导电块融化后与封装基板上的导电银浆层及通孔内的金属层电连接，可以增大半导体结构中焊垫与背部通孔内的金属层及封装基板上的导电银浆层的接触面积，增加了接地或接电源的面积，增大了散热面积，降低了接地或接电源的阻抗，改善了芯片的接地或接电源的性能，进一步提高了芯片的抗干扰能力和防静电场冲击能力。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例的半导体结构的制备方法的流程图；
图2为本发明一实施例的芯片的结构示意图；
图3为本发明一实施例的导电球放置在芯片通孔内的结构示意图；
图4为本发明一实施例的带导电球的芯片固定在封装基板上的结构示意图；
图5为本发明一实施例的导电球放置在芯片通孔内的结构示意图；
图6为本发明一实施例的带导电球的芯片与封装基板相连接的示意图；
图7为本发明一实施例的半导体结构的结构示意图；
图8为本发明另一实施例的半导体结构的结构示意图。
具体实施方式
发明人研究发现，由于芯片背部的金属层通常采用溅射工艺形成，成本比较高，且工艺时间较长，因此，尽管芯片中的一些关键焊垫（如接地焊垫）通过通孔可以最终连接到芯片背部的金属层，并最终连接基板，但由于金属层厚度较小，导致连接路径中的金属横截面较小，因此与封装基板上的导电银浆层接触面积较小，会导致芯片的导电能力、散热能力、抗干扰能力和防静电场冲击能力不足。
基于上述发现，发明人提出一种新的半导体结构的制备方法及半导体结构。
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
请参看图1，本发明的一实施例的半导体结构的制备方法的流程示意图。
本实施例的半导体结构的制备方法，包括以下步骤：
步骤S10、提供芯片和表面涂敷有导电银浆层的封装基板，芯片具有焊垫，且第一表面处具有通孔，通孔的底部开口暴露焊垫，通孔内侧壁、底部开口处的焊垫表面及第一表面处均覆盖有金属层，焊垫与底部开口处的金属层形成电连接。
请参看图2，本发明一实施例的芯片的结构示意图。
图2中，芯片1的正面具有焊垫11，该焊垫11嵌入在介质层中，焊垫11为金属焊垫，材质包括铝、铝合金、铜、铜合金、金或其他适用材料。焊垫11对应的焊盘可以是输入输出接口焊盘、控制信号焊盘、电源焊盘或接地焊盘，焊盘的种类也不作限制。
在芯片1的第一表面与焊垫11相对应的位置处刻蚀通孔2，本申请中芯片1的第一表面指的是通孔2所在侧的芯片表面，也即芯片1的背面，与芯片1的第一表面相对应的是芯片1的正面。在一些实施例中，通孔2通过激光钻孔工艺，深反应离子蚀刻(DRIE)工艺或湿式蚀刻工艺来形成。通孔2的可以是直孔或斜孔，或直孔和斜孔的组合，直孔指的是通孔2的侧壁垂直于芯片第一表面，斜孔指的是通孔2侧壁不垂直于芯片1的第一表面，孔径自焊垫11向芯片第一表面依次增大。本实施例中的通孔2是为斜孔，斜孔的好处是避免了制作垂直通孔的工艺复杂性，工艺简单，成本较低。
所述通孔2的底部开口暴露所述焊垫11，通孔2的底部开口尺寸大于焊垫11，以增大焊垫11与金属层3的接触面积。在其他一些实施例中，通孔2的底部开口尺寸也可以小于或等于焊垫11，以减少底部开口时间。通孔2的直径范围为30-50um（微米），优选为40um，芯片1的厚度范围75-100um，优选为75um。在其他实施例中通孔2的直径和芯片1的厚度可以为其他值。
在所述通孔2的内侧壁、底部开口处及所述芯片1的第一表面覆盖有金属层3，金属层3通过溅射工艺形成，焊垫11与通孔2的底部开口处的金属层形3成电连接；金属层3包括镍、磷、银、铜、钻、金、钯中的一种。优选的，该金属层3最外层是具有防氧化作用的金属，如银、金、钯中的一种，可以降低焊料的电阻。金属层3的厚度约4-8um，优选为4um，该厚度可以增强金属层3与焊垫11连接的可靠性，在其他实施例中。金属层3的厚度可以为其他值。
步骤S20、将导电块卡设在所述通孔内。
导电块包括导电方块、导电椭圆体、导电圆锥和导电球等。下面以导电块为导电球为例进行示意性说明，其他形状的导电块的原理与导电球类似，不再赘述。
请参看图3，本发明一实施例的导电球放置在芯片通孔内的结构示意图。
可选的，步骤S20可选的包括：先将芯片1的背部翻转后朝上使得通孔2开口向上，再使用具有吸嘴的吸附工具吸附导电球4并放置在通孔2内，导电球４为固态，使用吸附工具吸附导电球４或使用镊子夹取导电球4并放置在通孔2内。
导电球4可以为实心结构、空心结构或复合结构中的一种；当导电球4为实心结构或空心结构时，材料为锡、银、铝镀银、锡合金中的一种。当导电球4为复合结构时，复合结构包括外壳和内芯，外壳材料的熔点低于内芯材料的熔点，通过外壳微融化后放入通孔２内可以实现将导电球４固定在通孔２内。导电球4的内芯的融化温度小于或等于银浆固化时的第一温度。当导电球4的内芯的融化温度等于银浆固化时的第一温度时，导电球4的内芯为固态。
在其他实施方式中，可以通过尺寸控制或材料设置让导电球4卡设在通孔2内。可选的，可以先获取通孔2的直径范围数据，再根据通孔2的直径范围数据设计导电球4的尺寸，使得导电球4能够卡在通孔2内。
当导电球4的尺寸大于通孔2的直径时，可以通过打磨导电球4的两侧以减小直径尺寸，使得导电球4可以卡在通孔2内，导电球4的最大直径处的两端与通孔2内侧壁的金属层接触，导电球4在摩擦力的作用下卡设在通孔2内，或是当导电球4为复合结构时，将导电球4放入通孔2之后将其表面融化，这样它的等效直径会变小即可更方便地落入通孔2。
当导电球4的尺寸小于通孔2的直径时，可以在导电球4的两侧点上焊锡，待固化后增大导电球4的直径，使得导电球4卡设在通孔2内。也可以通过将导电胶涂敷在导电球4的侧表面和通孔2内的侧壁金属层3上以实现将导电球4固定在通孔2内。
步骤S30、将第一表面朝向封装基板设置，并保持第一表面处的金属层与导电银浆层接触。
请参看图4，本发明一实施例的带导电球的芯片固定在封装基板上的结构示意图。
步骤S30可选的包括：先将芯片1翻转，将通孔2所在第一表面朝向地设置，然后放置在封装基板5上，封装基板5上涂敷有导电银浆层6，封装基板5可以是塑封料载体或可适用于封装结构的制造方法的任何合适的载体，将芯片1临时固定于封装基板5上，并保持金属层3与导电银浆层6接触，进行压合操作，比如使用按压工具对芯片1的正面进行按压，使得金属层3和导电银浆层6接触紧密。控制导电银浆层6的温度，此时导电球4为固态非融化状态，以避免导电球4融化溢出，影响金属层3与导电银浆层6之间的固定。
在其他可选的实施方式中，导电球4相对于通孔2底部的最高点与第一表面保持第一距离，以使得导电球4凹陷于通孔2内。该第一距离使得导电球4与导电银浆层6之间有第二空腔8，该第二空腔8保证导电球4完全位于通孔2内，即导电球4没有超出通孔2的部分。同时，第二空腔8也可以在回流焊时，导电球4由固态融化后体积膨胀时预留更多空间，消除了膨胀带来的影响，防止金属层3和导电银浆层6裂开，影响金属层3和导电银浆层6之间连接可靠性。
可选的，第二空腔8内为空气、氮气或其他惰性气体等，第二空腔８内的状态可以为常压状态，即第二空腔８内的压强也可以与芯片1外部的压强相同，或小于芯片1外部的压强。当第二空腔８可以在导电球4体积膨胀时预留更多空间，消除了空气膨胀带来的影响，进一步防止了金属层3和导电银浆层6裂开，影响金属层3和导电银浆层6之间连接可靠性，并在后续操作中，导电球4融化时，液体会沿着通孔2内侧壁的金属层3向通孔底部延展，增大导电球4与金属层3的接触面积。
请参看图5，本发明一实施例的导电球放置在芯片通孔内的结构示意图。
本实施例中，在芯片1经历导电银浆固化以及回流焊加热之前，芯片1的通孔2内自带的导电球4还没有融化，导电球4有可能因为芯片的通孔2开口所在第一表面朝向地的时候，由于重力的作用而从通孔2中脱落。因此，导电球4与通孔2的底部之间具有密闭的第一空腔7。第一空腔7内为惰性气体，优选为氮气。通过在真空或半真空状态将导电球４放置在通孔２内，以使得第一空腔7内的状态为真空或半真空状态。第一空腔7内的气体对导电球4产生第一压力（图5中向下箭头方向），芯片外部的气体对导电球4产生第二压力（图5中向上箭头方向），第二压力减去第一压力形成的压力差大于导电球4的重力；将通孔2的开口朝下时，导电球4在压力差的作用下保持在通孔2内。本方案通过在植入导电球的时候，第一空腔内的气压很低，这样当导电球进入之后，芯片又处于正常大气压环境的时候，外部大气压远比空腔内的气压压力要大，这样就能将自带的导电球4推进入通孔2，进一步确保，导电银浆固化以及回流焊之前，无论经历什么外部环境，导电球4都可以被“锁”在通孔2之中。另外，通过设置第一空腔7可以防止导电球4融化时由于体积膨胀导致金属层和导电银浆层裂开，影响金属层和导电银浆层之间连接可靠性。当第一空腔7内的压强小于芯片1外部的压强时可以在导电球4体积膨胀时预留更多空间，消除了空气膨胀带来的影响，进一步防止了金属层和导电银浆层裂开，影响金属层和导电银浆层之间连接可靠性，并在后续操作中，导电球４融化时，金属液体会沿着通孔２内侧壁的金属层向通孔底部延展，增大导电球４与金属层的接触面积。
请参看图6，本发明一实施例的带导电球的芯片与封装基板相连接的示意图。
芯片1的第一表面上覆盖有金属层3，封装基板5的表面上涂敷有导电银浆层6，可选的，第一表面上全部覆盖有金属层3，或通孔2的周围覆盖有金属层3，封装基板5的表面上全部涂敷有导电银浆层6或部分覆盖有导电银浆层6。芯片1的第一表面与封装基板5的涂敷有导电银浆层6的面相对准接触，在第一温度下进行银浆固化，以使得金属层3与导电银浆层6形成固定连接。导电银浆层6所在的封装基板5的表面上设置有基板通孔51，基板通孔51贯穿封装基板5，基板通孔51内填充有金属介质52，金属介质52与导电银浆层6相接触，比如，金属介质52上面覆盖导电银浆层6，金属介质52为实心的金属铜。当焊垫11为接地焊垫时，金属介质52的一端与导电银浆层6连接，另一端接地，焊垫11通过导电银浆层6与金属介质52实现接地。当焊垫11为接电源焊垫时，金属介质52的一端与导电银浆层6连接，另一端接电源，焊垫11通过导电银浆层6与金属介质52实现接电源。由于芯片1与封装基板5是面与面互相连接，而且本发明中导电球跟随着芯片，因此省去了对准步骤，简化了工艺流程。
步骤S40、在第一温度下对导电银浆层进行固化以使得第一表面处的金属层与导电银浆层形成固定连接，且导电块在第一温度下至少部分融化以形成第一导电体，第一导电体与导电银浆层及通孔内侧壁的金属层相接触以实现电连接。
第一温度为150℃~250℃，第一温度优选200℃，在200℃下对导电银浆层6进行固化以使得金属层3与导电银浆层6形成固定连接，并且，导电球4表面部分融化或全部融化后形成第一导电体，第一导电体与导电银浆层6及通孔2内侧壁的金属层3形成电连接。
在一些实施例中导电球4与导电银浆层6及金属层3可通过直接相接触形成电连接，或是通过其他导电介质形成电连接，在其他一些实施例中，导电球4与导电银浆层6及金属层3接触后经过融化-固化过程形成扩散层，该扩散层为导电银浆层6和金属层3表面的金属原子相互扩散形成的扩散层，以实现电连接。
在其他可选的实施例中，当焊垫11为接地焊垫时，在步骤S40后，半导体结构的制备方法还包括：将导电银浆层6接地。可选的，导电银浆层6所在的封装基板5的表面上设置有基板通孔51，通过基板通孔51内的金属介质52实现接地。在其他可选的实施例中，也可以通过导电介质将导电银浆层6与地相连接以实现接地。当焊垫11为接电源焊垫时，在步骤S40后，半导体结构的制备方法还包括：将导电银浆层6接电源。可选的，导电银浆层6所在的封装基板5的表面上设置有基板通孔51，通过基板通孔51内的金属介质52实现接电源。在其他可选的实施例中，也可以通过导电介质将导电银浆层6与电源相连接以实现接电源。由于接地焊垫或接电源焊垫通常需要很大的接地或接电源面积以提高接地或接电源性能，本方案通过芯片通孔内的金属层、第一表面的金属层与导电银浆层连接以实现接地或接电源，并通过导电块融化后与通孔内侧壁金属层及导电银浆层接触面积来扩大接触面积，可使得芯片的接地或接电源面积更大。本方案通过增大芯片的接地或接电源面积，可以提高芯片的接地或接电源性能，增强芯片散热能力、抗干扰和抗静电脉冲的能力。
本实施例的半导体结构的制备方法制作的半导体结构如图7所示，请参看图7，该半导体封装结构在通孔2内设置导电体9，导电体9为图6中的导电球4在第一温度下融化后形成的第一导电体。导电体9与封装基板5上的导电银浆层6及通孔2内的金属层3电连接，可以增大半导体结构中焊垫11与背部通孔2内的金属层3及封装基板5上的导电银浆层6的接触面积，提高芯片的散热能力、抗干扰能力和防静电场冲击能力。
图7中，导电体9与导电银浆层6形成层形成第一接触面31，芯片第一表面的金属层3与导电银浆层6形成第二接触面32，第一接触面31与第二接触面32可以不在同一水平线，即导电体9可以一部分超出通孔2。当导电体9一部分超出通孔2时，虽然增大了焊垫11与金属层3的接触面积，优化了芯片的散热，但是导电体9超出通孔2的部分会导致金属层3与导电银浆层6接触不良。当导电体9与导电银浆层6不直接接触时，也会减少芯片与导电银浆层6的接触面积。为了解决导电体9超出通孔2的部分会导致金属层3与导电银浆层6接触不良的问题，本实施例的半导体结构中，保证第一接触面31与第二接触面32位于同一水平线上以保证导电体9完全位于通孔2内，即导电体9没有超出通孔2的部分，且导电体9与导电银浆层6是固定连接的，以保证金属层3与导电银浆层6接触良好。在其他实施例中，导电体9也可以仅与通孔2的侧壁金属层3接触，与导电银浆层6保持部分空间。
导电体9与导电银浆层6的第一接触面31的面积为第一面积；通孔2在导电银浆层6表面围成的面积为第二面积；第一面积与第二面积的比值范围是0.4-1。当第一面积与第二面积的比值小于1时，表示导电体9与导电银浆层6是部分接触，部分接触时可以节约导电体9的用料和芯片重量。当第一面积与第二面积的比值等于1时，导电体9与导电银浆层6完全接触以增大接触面积，具体可根据情况设置导电体9与导电银浆层6的接触面积。比如第一面积与第二面积的比值为0.5或0.7或0.8。另外，导电体9与通孔2内侧壁的金属层3的接触面积是第三面积；通孔2内侧壁金属层3的面积是第四面积；第三面积与第四面积的比值范围是0.4-1。当第三面积与第四面积的比值小于1时，表明导电体9与通孔2内侧壁的金属层3部分接触，部分接触时可以节约导电体9的用料和芯片重量。导电体9与通孔2内侧壁的金属层3也可以完全接触以增大接触面积，具体导电体9与通孔2内侧壁的金属层3的接触面积可根据实际情况设置，比如第三面积与第四面积的比值为0.5或0.7或0.8。
当芯片1具有的焊垫11是接地焊垫时，封装基板5上的导电银浆层6直接接地或通过金属介质52接地。当芯片1具有的焊垫11是接电源焊垫时，封装基板5上的导电银浆层6直接电源或通过金属介质52接电源。通过在通孔2内设置导电体9，该导电体9与封装基板5上的导电银浆层6及通孔2内的金属层3电连接，可以增大半导体结构中接地焊垫或接电源焊垫与背部通孔2内的金属层3及封装基板上的导电银浆层6的接触面积，增加了接地或接电源面积，降低了接地阻抗，改善了芯片的接地或接电源性能和散热能力，进一步提高了芯片的抗干扰能力和防静电场冲击能力。
在步骤S40以后，本实施例的半导体结构的制备方法还包括以下步骤：进行键合操作，比如通过打线工艺将焊垫11连接到封装基板5上；对所述半导体结构进行塑封操作以形成封装体，在封装体的表面形成焊球；将所述封装体焊接至电路板时，在第二温度下进行回流焊。第二温度的范围为260℃~300℃，第二温度优选为280℃，以提高焊接的精度。
当导电球4为实心结构或空心结构时，在第二温度下对半导体结构进行回流焊接，第一导电体在第二温度下融化形成第二导电体；第二导电体与导电银浆层6及通孔内侧壁的金属层3的接触面积大于第一导电体与导电银浆层6及通孔内侧壁的金属层3的接触面积，增大了半导体结构的接触面接，增加了散热能力，提高了接地或接电源性能。可选的，导电体9为第一导电体在第二温度下融化后形成的第二导电体。
当导电球4包括外壳和内芯时，在第二温度下对半导体结构进行回流焊接时，第一导电体的内芯在第二温度下融化形成第二导电体；第二导电体与导电银浆层6及通孔内侧壁的金属层3的接触面积大于第一导电体与导电银浆层6及通孔内侧壁的金属层3的接触面积，以增大与导电银浆层6及通孔内侧壁的金属层3的接触面积，增加散热能力，提高接地或接电源性能。
在可选的另一种实施例中，芯片1具有若干个焊垫，在完成一个焊垫与封装基板的电连接后，本实施例的半导体结构的制备方法还包括以下步骤：使用上述制备方法将每一个焊垫与对应的封装基板电连接。由于芯片上通常具有多个接地焊垫和接电源焊垫，通过将每一个焊垫与最近的封装基板电连接，可以在实现优化接地或接电源性能的同时，节省原料，优化工艺，扩大适用范围。
请参看图7，为本发明一个实施例的半导体结构的结构示意图。
本实施例的半导体结构利用上述半导体结构的制备方法制成，包括：芯片1和封装基板5。
芯片1上具有焊垫11，该焊垫11嵌入在介质层中，焊垫11为金属焊垫，材质包括铝、铝合金、铜、铜合金、金或其他适用材料。焊垫11对应的焊盘可以是输入输出接口焊盘、控制信号焊盘、电源焊盘或接地焊盘等，具体种类不作限制。
芯片1的第一表面与焊垫11相对应的位置处刻蚀有通孔2，本申请中芯片1的第一表面指的是通孔2所在侧的芯片表面，也为芯片1的背面，与芯片1的第一表面相对应的是芯片1的正面。在一些实施例中，通孔2通过激光钻孔工艺，深反应离子蚀刻工艺或湿式蚀刻工艺来形成。通孔2的可以是直孔或斜孔，或直孔和斜孔的组合，直孔指的是通孔2的侧壁垂直于芯片第一表面，斜孔指的是通孔2侧壁不垂直于芯片1的第一表面，孔径自焊垫11向芯片第一表面依次增大。本实施例中的通孔2是为斜孔，斜孔的好处是避免了制作垂直通孔的工艺复杂性，工艺简单，成本较低。
所述通孔2的底部开口暴露所述焊垫11，通孔2的底部开口尺寸大于焊垫11，以增大焊垫11与金属层3的接触面积。在其他一些实施例中，通孔2的底部开口尺寸也可以小于或等于焊垫11，以减少底部开口时间。通孔2的直径范围为30-50um，优选为40um，芯片1的厚度范围75-100um，优选为75um。在其他实施例中通孔2的直径和芯片1的厚度可以为其他值。
在所述通孔2的内侧壁、底部开口处焊垫11的表面及所述芯片1的第一表面通过溅射工艺形成金属层3；金属层3包括镍、磷、银、铜、钻、金、钯中的一种。优选的，该金属层3最外层是具有防氧化作用的金属，如银、金、钯中的一种，可以降低焊料的电阻。金属层3的厚度约4-8um，优选为4um该厚度可以增强金属层3与焊垫11连接的可靠性，在其他实施例中。金属层3的厚度可以为其他值。通孔2内设置有导电体9，导电体9的材料为锡、银、铝镀银、锡合金中的一种。
由于导电体9在银浆固化和回流焊时会融化，融化后的导电体9体积会变大，导电体9由实心结构或空心结构的导电块融化后形成；或，由复合层结构的导电块融化后形成，复合层结构的导电块包括内芯和包裹所述内芯的外壳。若导电体9完全占满通孔2，导电体9融化时体积膨胀，会导致金属层3和导电银浆层6出现裂开的情况。为了避免金属层3和导电银浆层6出现裂开的情况，本实施例的半导体结构中，导电体9与通孔2的底部之间具有第三空腔12。第三空腔12内为惰性气体，优选为氮气。第三空腔12内的状态为真空或半真空状态。
在其他实施例中，第三空腔12内的状态也可以为常压状态，即第三空腔12内的压强也可以与芯片1外部的压强相同，或小于芯片1外部的压强。通过设置第三空腔12的压强可以防止导电体9融化时由于体积膨胀导致金属层3和导电银浆层6裂开，影响金属层3和导电银浆层6之间连接可靠性。当第三空腔12内的压强小于芯片1外部的压强时可以在导电体9体积膨胀时预留更多空间，消除了空气膨胀带来的影响，进一步防止了金属层3和导电银浆层6裂开，影响金属层3和导电银浆层6之间连接可靠性，并在后续操作中，导电体9融化时，液体会沿着通孔2内侧壁的金属层3向通孔底部延展，增大导电体9与金属层3的接触面积。
封装基板5的表面涂敷有导电银浆层6，导电体9与导电银浆层6形成层的第一接触面31与金属层3与导电银浆层6形成的第二接触面32可以不在同一水平线，即导电体9可以一部分超出通孔2。当导电体9一部分超出通孔2时，虽然增大了芯片焊垫与金属层3的接触面积，优化了芯片的散热，但是导电体9超出通孔2的部分会导致金属层3与导电银浆层6接触不良。当导电体9与导电银浆层6不直接接触时，也会减少芯片焊垫与导电银浆层6的接触面积。为了解决导电体9超出通孔2的部分会导致金属层3与导电银浆层6接触不良的问题，本实施例的半导体结构中，保证第一接触面31与第二接触面32位于同一水平线上以保证导电体9完全位于通孔2内，即导电体9没有超出通孔2的部分，且导电体9与导电银浆层6是固定连接的，以保证金属层3与导电银浆层6接触良好。在其他实施例中，导电体9也可以仅与通孔2的侧壁金属层3接触，与导电银浆层6保持部分空间。
导电体9与导电银浆层6的第一接触面31的面积为第一面积；通孔2在导电银浆层6表面围成的面积为第二面积；第一面积与第二面积的比值范围是0.4-1。当第一面积与第二面积的比值小于1时，表示导电体9与导电银浆层6是部分接触，部分接触时可以节约导电体9的用料和芯片重量。当第一面积与第二面积的比值等于1时，导电体9与导电银浆层6完全接触以增大接触面积，具体可根据情况设置导电体9与导电银浆层6的接触面积。比如第一面积与第二面积的比值为0.5或0.7或0.8。另外，导电体9与通孔2内侧壁的金属层3的接触面积是第三面积；通孔2内侧壁金属层3的面积是第四面积；第三面积与第四面积的比值范围是0.4-1。当第三面积与第四面积的比值小于1时，表明导电体9与通孔2内侧壁的金属层3部分接触，部分接触时可以节约导电体9的用料和芯片重量。导电体9与通孔2内侧壁的金属层3也可以完全接触以增大接触面积，具体导电体9与通孔2内侧壁的金属层3的接触面积可根据实际情况设置，比如第三面积与第四面积的比值为0.5或0.7或0.8。
当焊垫11是接地焊垫时，封装基板5上的导电银浆层6直接接地或通过金属介质52实现接地。当芯片1具有的焊垫是接电源焊垫时，封装基板5上的导电银浆层6直接电源或通过金属介质52实现接电源。通过在通孔2内设置导电体9，该导电体9与封装基板5上的导电银浆层6及通孔2内的金属层3电连接，可以增大半导体结构中焊垫11与背部通孔2内的金属层3及封装基板上的导电银浆层6的接触面积，增加了接触面积，改善了芯片的接地或接电源性能和散热能力，进一步提高了芯片的抗干扰能力和防静电场冲击能力。
请参考图8，本发明另一实施例的半导体结构的结构示意图。
本实施例中的半导体结构中的芯片1具有两个焊垫，第一焊垫13和第二焊垫14，第一焊垫13对应的通孔内设置第一导电体15，第二焊垫14对应的通孔内设置第二导电体16，第一焊垫13与对应的第一封装基板17电连接，第二焊垫14与对应的第二封装基板18电连接。图8中的第一导电体15和第二导电体16与对应的封装基板上的导电银浆层和通孔内的金属层的连接方式与图7中的类似，此处不再赘述。第一焊垫13为接地焊垫或电源焊垫，第二焊垫14可以为接地焊垫或电源焊垫。在其他可选的实施例中，焊垫的数量可以为其他数值，每个焊垫对应一个通孔，每个通孔内设置一导电体，导电体与封装基板上的导电银浆层和通孔内的金属层相接触以实现电连接。由于芯片上通常具有多个接地焊垫和接电源焊垫，通过将每一个焊垫与最近的封装基板电连接，可以在实现优化接地或接电源性能的同时，节省原料，优化工艺，扩大适用范围。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (13)
1.一种半导体结构的制备方法，其特征在于，包括：
提供芯片和表面涂敷有导电银浆层的封装基板，所述芯片具有焊垫，且所述芯片的第一表面处具有通孔，所述通孔的底部开口暴露所述焊垫，所述通孔内侧壁、底部开口处的焊垫表面及所述第一表面处均覆盖有金属层；
将导电块卡设在所述通孔内；
将所述第一表面朝向所述封装基板设置，并保持所述第一表面处的金属层与所述导电银浆层接触；
在第一温度下对所述导电银浆层进行固化以使得所述第一表面处的金属层与所述导电银浆层形成固定连接，且所述导电块在所述第一温度下至少部分融化以形成第一导电体，所述第一导电体与所述导电银浆层及所述通孔内侧壁的金属层相接触以实现电连接。
2.如权利要求1所述的半导体结构的制备方法，其特征在于，所述焊垫为接地焊垫或接电源焊垫；
在所述第一温度下对所述导电银浆层进行固化的步骤之后，所述制备方法还包括：
当所述焊垫为接地焊垫时，将所述导电银浆层接地；
当所述焊垫为接电源焊垫时，将所述导电银浆层接电源。
3.如权利要求1或2所述的半导体结构的制备方法，其特征在于，所述将导电块卡设在所述通孔内的步骤具体包括：
将所述导电块放入所述通孔内，使得所述导电块与所述通孔的底部形成密闭的第一空腔，所述第一空腔内的气体对所述导电块产生第一压力，所述芯片外部的气体对所述导电块产生第二压力，所述第二压力减去所述第一压力形成的压力差大于所述导电块的重力，使得当所述通孔的开口朝向地面时，所述导电块在所述压力差的作用下保持在所述通孔内。
4.如权利要求1或2所述的半导体结构的制备方法，其特征在于，所述将导电块卡设在所述通孔内的步骤具体包括：
将所述导电块放入所述通孔内，所述导电块的最大直径处的两端与所述通孔内侧壁的金属层接触，所述导电块在摩擦力的作用下卡设在所述通孔内。
5.如权利要求1所述的半导体结构的制备方法，其特征在于，所述导电块为复合层结构，包括内芯和包裹所述内芯的外壳，所述外壳的熔点低于所述内芯的熔点，所述内芯的融化温度小于或等于所述第一温度；
所述将导电块卡设在所述通孔内的步骤具体包括：
将所述导电块放入所述通孔并融化所述外壳，通过所述外壳固化后与所述通孔侧壁的金属层形成固定连接以实现将所述导电块卡设在所述通孔内。
6.如权利要求3所述的半导体结构的制备方法，其特征在于，所述导电块相对于所述通孔底部的最高点与所述第一表面保持第一距离，以使得所述导电块凹陷于所述通孔内。
7.如权利要求1所述的半导体结构的制备方法，其特征在于，所述导电块为实心结构或空心结构；
在所述在第一温度下对所述导电银浆层进行固化的步骤之后，所述半导体结构的制备方法还包括：
在第二温度下对所述半导体结构进行回流焊接，所述第一导电体在所述第二温度下融化形成第二导电体；所述第二导电体与所述导电银浆层及所述通孔内侧壁的金属层的接触面积大于所述第一导电体与所述导电银浆层及所述通孔内侧壁的金属层的接触面积。
8.如权利要求5所述的半导体结构的制备方法，其特征在于，在所述在第一温度下对所述导电银浆层进行固化的步骤之后，所述半导体结构的制备方法还包括：
在第二温度下对所述半导体结构进行回流焊接，所述第一导电体的内芯在所述第二温度下融化形成第二导电体；所述第二导电体与所述导电银浆层及所述通孔内侧壁的金属层的接触面积大于所述第一导电体与所述导电银浆层及所述通孔内侧壁的金属层的接触面积。
9.如权利要求7或8所述的半导体结构的制备方法，其特征在于，所述第一温度为150℃~250℃；
和／或，
所述第二温度的范围为260℃~300℃。
10.一种半导体结构，其特征在于，包括：
芯片和表面涂敷有导电银浆层的封装基板；
所述芯片具有焊垫，且所述芯片的第一表面处具有通孔，所述通孔的底部开口暴露所述焊垫，所述通孔内侧壁、底部开口处的焊垫表面及所述芯片的第一表面均覆盖有金属层；
所述通孔内设有导电体，所述导电体与所述导电银浆层及所述通孔内侧壁的金属层相接触以实现电连接；
所述芯片的第一表面设置于所述封装基板上，且所述第一表面处的金属层与所述导电银浆层相接触以实现电连接。
11.如权利要求10所述的半导体结构，其特征在于，所述焊垫为接地焊垫或接电源焊垫；对应的所述导电银浆层接地或接电源。
12.如权利要求10所述的半导体结构，其特征在于，所述导电体由实心结构或空心结构的导电块融化后形成；
或，所述导电体由复合层结构的导电块融化后形成，所述复合层结构的导电块包括内芯和包裹所述内芯的外壳。
13.如权利要求10所述的半导体结构，其特征在于，所述导电体与所述导电银浆层的接触面积为第一面积，所述通孔在所述导电银浆层表面围成的面积为第二面积，所述第一面积与所述第二面积的比值范围是0.4-1；
和/或，所述导电体与所述通孔内侧壁的金属层的接触面积是第三面积；所述通孔内侧壁金属层的面积是第四面积，所述第三面积与所述第四面积的比值范围是0.4-1。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110951715.5A CN113410129B (zh) | 2021-08-19 | 2021-08-19 | 半导体结构的制备方法及半导体结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110951715.5A CN113410129B (zh) | 2021-08-19 | 2021-08-19 | 半导体结构的制备方法及半导体结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113410129A true CN113410129A (zh) | 2021-09-17 |
| CN113410129B CN113410129B (zh) | 2021-11-23 |
Family
ID=77688701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110951715.5A Active CN113410129B (zh) | 2021-08-19 | 2021-08-19 | 半导体结构的制备方法及半导体结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113410129B (zh) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010041437A1 (en) * | 1998-10-08 | 2001-11-15 | Cobbley Chad A. | Method of locating conductive spheres utilizing screen and hopper of solder balls |
| US20030111733A1 (en) * | 2001-12-19 | 2003-06-19 | International Business Machines Corporation | Chip and wafer integration process using vertical connections |
| TW201230258A (en) * | 2010-12-02 | 2012-07-16 | Tessera Inc | Stacked microelectronic assembly with TSVs formed in stages and carrier above chip |
| KR20140048026A (ko) * | 2012-10-15 | 2014-04-23 | 한국전자통신연구원 | 반도체 장치 및 그 제조방법 |
| CN104465611A (zh) * | 2014-12-10 | 2015-03-25 | 华进半导体封装先导技术研发中心有限公司 | 实现PoP互连的阵列式焊球排布的封装结构及其制作方法 |
| CN105244360A (zh) * | 2015-10-29 | 2016-01-13 | 苏州晶方半导体科技股份有限公司 | 感光芯片封装结构及其封装方法 |
| CN106057763A (zh) * | 2016-05-25 | 2016-10-26 | 苏州晶方半导体科技股份有限公司 | 半导体芯片的封装方法以及封装结构 |
| CN106409771A (zh) * | 2016-05-25 | 2017-02-15 | 苏州晶方半导体科技股份有限公司 | 半导体芯片的封装方法以及封装结构 |
| US20190115482A1 (en) * | 2017-10-13 | 2019-04-18 | Semiconductor Components Industries, Llc | Filled through silicon vias for semiconductor packages and related methods |
| CN112542440A (zh) * | 2020-11-20 | 2021-03-23 | 苏州通富超威半导体有限公司 | 转接板及其制备方法、半导体封装结构 |
-
2021
- 2021-08-19 CN CN202110951715.5A patent/CN113410129B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010041437A1 (en) * | 1998-10-08 | 2001-11-15 | Cobbley Chad A. | Method of locating conductive spheres utilizing screen and hopper of solder balls |
| US20030111733A1 (en) * | 2001-12-19 | 2003-06-19 | International Business Machines Corporation | Chip and wafer integration process using vertical connections |
| TW201230258A (en) * | 2010-12-02 | 2012-07-16 | Tessera Inc | Stacked microelectronic assembly with TSVs formed in stages and carrier above chip |
| KR20140048026A (ko) * | 2012-10-15 | 2014-04-23 | 한국전자통신연구원 | 반도체 장치 및 그 제조방법 |
| CN104465611A (zh) * | 2014-12-10 | 2015-03-25 | 华进半导体封装先导技术研发中心有限公司 | 实现PoP互连的阵列式焊球排布的封装结构及其制作方法 |
| CN105244360A (zh) * | 2015-10-29 | 2016-01-13 | 苏州晶方半导体科技股份有限公司 | 感光芯片封装结构及其封装方法 |
| CN106057763A (zh) * | 2016-05-25 | 2016-10-26 | 苏州晶方半导体科技股份有限公司 | 半导体芯片的封装方法以及封装结构 |
| CN106409771A (zh) * | 2016-05-25 | 2017-02-15 | 苏州晶方半导体科技股份有限公司 | 半导体芯片的封装方法以及封装结构 |
| US20190115482A1 (en) * | 2017-10-13 | 2019-04-18 | Semiconductor Components Industries, Llc | Filled through silicon vias for semiconductor packages and related methods |
| CN112542440A (zh) * | 2020-11-20 | 2021-03-23 | 苏州通富超威半导体有限公司 | 转接板及其制备方法、半导体封装结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113410129B (zh) | 2021-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3057130B2 (ja) | 樹脂封止型半導体パッケージおよびその製造方法 | |
| US6400018B2 (en) | Via plug adapter | |
| US8119451B2 (en) | Method of manufacturing semiconductor package and method of manufacturing substrate for the semiconductor package | |
| JPH10294423A (ja) | 半導体装置 | |
| US7678681B2 (en) | Electronic component built-in substrate and method of manufacturing the same | |
| JP2004319848A (ja) | 半導体装置およびその製造方法 | |
| US20080043447A1 (en) | Semiconductor package having laser-embedded terminals | |
| JP2001284783A (ja) | 表面実装用基板及び表面実装構造 | |
| JP3447051B2 (ja) | 効率のよい熱伝達のための内部構造を備えたチップ・パッケージ | |
| US9293433B2 (en) | Intermetallic compound layer on a pillar between a chip and substrate | |
| KR20120089150A (ko) | 패키지 온 패키지 | |
| WO2004112135A1 (ja) | 半導体装置用基板および半導体装置 | |
| US5841198A (en) | Ball grid array package employing solid core solder balls | |
| JP2997744B2 (ja) | マルチレイヤボトムリードパッケージ | |
| JP3660663B2 (ja) | チップパッケージの製造方法 | |
| KR19990069447A (ko) | 반도체 패키지와 그 제조방법 | |
| CN113410129B (zh) | 半导体结构的制备方法及半导体结构 | |
| JP4509673B2 (ja) | 電子部品及びその製造方法、並びに電子装置 | |
| US20020153608A1 (en) | Land grid array semiconductor device and method of mounting land grid array semiconductor devices | |
| US6111309A (en) | Semiconductor device | |
| JP2003124257A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP6985599B2 (ja) | 電子装置及び電子装置の製造方法 | |
| JPH1084011A (ja) | 半導体装置及びこの製造方法並びにその実装方法 | |
| JP2004363351A (ja) | 積層型の半導体装置 | |
| TWI384606B (zh) | 嵌埋半導體元件之封裝結構及其製法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |