CN106057763A - 半导体芯片的封装方法以及封装结构 - Google Patents

半导体芯片的封装方法以及封装结构 Download PDF

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Abstract

本发明提供一种半导体芯片的封装方法以及封装结构，所述封装方法包括：提供晶圆，所述晶圆具有位于第一表面侧的功能区以及焊垫；于所述晶圆的第二表面形成通孔，所述通孔底部暴露所述焊垫；于所述通孔的底部以及侧壁形成金属布线层，所述金属布线层延伸至所述晶圆的第二表面，所述金属布线层与所述焊垫电连接；于所述晶圆的第二表面以及所述通孔中形成阻焊层；于所述阻焊层对应通孔的位置形成凹槽，所述凹槽的深度与所述通孔的深度之间的差值为0‑20微米，通过减少阻焊层在通孔中的填充量，有效降低了阻焊层在后续的信赖性测试中产生的作用于金属布线层的应力，避免了金属布线层与焊垫分层脱离的情况。

Description

半导体芯片的封装方法以及封装结构
技术领域
本发明涉及半导体技术领域，尤其涉及晶圆级半导体芯片的封装技术。
背景技术
现今主流的半导体芯片封装技术是晶圆级芯片尺寸封装技术(Wafer Level ChipSize Packaging，WLCSP)，是对整片晶圆进行封装并测试后再切割得到单个成品芯片的技术。利用此种封装技术封装后的单个成品芯片尺寸与单个晶粒尺寸差不多，顺应了市场对微电子产品日益轻、小、短、薄化和低价化要求。晶圆级芯片尺寸封装技术是当前封装领域的热点和未来发展的趋势。
请参考图1，公开一种晶圆级半导体芯片的封装结构，晶圆1与保护基板2对位压合，支撑单元3位于晶圆1与保护基板2之间使两者之间形成间隙，避免保护基板2与晶圆1直接接触，晶圆1包括多颗网格状排布的半导体芯片10，半导体芯片10包括功能区11以及焊垫12，多个支撑单元3网格状排布于保护基板2上且与半导体芯片10对应，当保护基板2与晶圆1对位压合后，功能区11位于支撑单元3包围形成的密封腔13内，晶圆1具有彼此相对的第一表面以及第二表面，功能区11以及焊垫12位于晶圆的第一表面侧。
为了实现焊垫12与其他电路电连接，在晶圆1的第二表面侧设置有朝向第一表面延伸的通孔22，通孔22与焊垫12对应且通孔22的底部暴露出焊垫12，在通孔22的侧壁以及晶圆的第二表面上设置有绝缘层23，绝缘层23上以及通孔22的底部设置有金属布线层24，金属布线层24与焊垫12电连接，在晶圆的第二表面上设置焊球25，焊球25与金属布线层24电连接，通过焊球25电连接其他电路实现在焊垫12与其他电路之间形成电连接。
为了便于将封装完成的影像传感芯片切割下来，于晶圆1的第二表面设置有朝向第一表面延伸的切割槽21。
在向晶圆1的第二表面设置焊球25之前，需要在晶圆的第二表面上以及通孔中设置阻焊层26，此处阻焊层的材质为感光胶，通过对感光胶进行曝光显影工艺可以在感光胶上形成开口，开口底部暴露金属布线层24，焊球25设置于开口中并与金属布线层24电连接，通常，感光胶几乎填满通孔22以及切割槽21。
然而，由于感光胶填满通孔22，在后续的信赖性测试中，通孔22中的感光胶热胀冷缩形成作用于金属布线层24的应力，在此种应力的拉扯下，金属布线层24容易与焊垫12脱离，导致金属布线层24与焊垫12接触不良，成为本领域技术人员噬待解决的技术问题。
发明内容
本发明解决的问题是通过本发明提供的晶圆级半导体芯片封装方法以及半导体芯片封装结构，消除金属布线层与焊垫分层脱离的情况，解决金属布线层与焊垫接触不良，提高半导体芯片封装结构的品质以及信赖性。
为解决上述问题，本发明提供一种半导体芯片的封装方法，包括：提供晶圆，所述晶圆具有彼此相对的第一表面以及第二表面，所述晶圆具有多颗网格排布的半导体芯片，半导体芯片具有位于所述第一表面侧的功能区以及焊垫；于所述晶圆的第二表面形成朝向所述第一表面延伸的通孔，所述通孔底部暴露所述焊垫；于所述通孔的底部以及侧壁形成金属布线层，所述金属布线层延伸至所述晶圆的第二表面，所述金属布线层与所述焊垫电连接；于所述晶圆的第二表面以及所述通孔中形成阻焊层，所述阻焊层覆盖所述金属布线层；在所述阻焊层上对应所述晶圆的第二表面的位置设置开口，所述开口底部暴露所述金属布线层；于所述开口中形成焊接凸起，所述焊接凸起与所述金属布线层电连接；于所述阻焊层对应通孔的位置形成凹槽，所述凹槽的深度与所述通孔的深度之间的差值为0-20微米。
优选的，所述阻焊层均匀覆盖所述通孔的侧壁、通孔的底部以及所述晶圆的第二表面。
优选的，采用喷涂工艺形成所述阻焊层。
优选的，采用旋涂工艺于所述晶圆的第二表面以及所述通孔中形成阻焊层；采用刻蚀工艺或者激光打孔工艺在所述阻焊层上对应通孔的位置形成所述凹槽。
优选的，所述阻焊层的厚度范围是5-20微米。
优选的，在形成所述通孔之前还包括：提供保护基板，所述保护基板上设置有网格排布的支撑单元，每一支撑单元对应一个半导体芯片；将所述晶圆的第一表面与所述保护基板对位压合，所述支撑单元位于所述晶圆与所述保护基板之间，所述功能区位于所述支撑单元包围形成的密封腔内。
优选的，所述半导体芯片为影像传感芯片，所述功能区具有影像传感功能。
本发明还提供一种半导体芯片封装结构，包括：基底，具有彼此相对的第一表面以及第二表面；位于所述基底第一表面侧的功能区以及焊垫；位于所述第二表面并向所述第一表面延伸的通孔，所述通孔底部暴露所述焊垫；设置于所述通孔的底部以及侧壁的金属布线层，所述金属布线层延伸至所述基底的第二表面，所述金属布线层与所述焊垫电连接；设置于所述基底的第二表面以及所述通孔中的阻焊层，所述阻焊层覆盖所述金属布线层；所述阻焊层上对应所述基底的第二表面的位置设置有开口，所述开口底部暴露所述金属布线层；所述开口中设置有焊接凸起，所述焊接凸起与所述金属布线层电连接；所述阻焊层对应通孔的位置具有凹槽，所述凹槽的深度与所述通孔的深度之间的差值为0-20微米。
优选的，所述封装结构还包括：与所述基底第一表面对位压合的保护基板；位于所述保护基板与所述基底之间的支撑单元，所述功能区位于所述支撑单元包围形成的密封腔内。
优选的，所述阻焊层均匀覆盖所述通孔的侧壁、通孔的底部以及所述基底的第二表面。
优选的，所述阻焊层的厚度范围是5-20微米。
优选的，所述阻焊层材质为感光胶。
优选的，所述半导体芯片为影像传感芯片，所述功能区具有影像传感功能。
本发明的有益效果是通过减少阻焊层在通孔中的填充量，有效降低了阻焊层在后续的信赖性测试中作用于金属布线层上的应力，避免了金属布线层与焊垫分层脱离的情况，提升了半导体芯片的封装良率，提高了半导体芯片封装结构的品质和信赖性。
附图说明
图1为现有技术中晶圆级半导体芯片的封装结构示意图；
图2晶圆级半导体芯片的结构示意图；
图3为本发明优选实施例晶圆级半导体芯片封装结构的剖面示意图；
图4至图11为本发明优选实施例晶圆级半导体芯片封装方法的示意图；
图12为本发明优选实施例单颗半导体芯片封装结构示意图。
具体实施方式
以下将结合附图对本发明的具体实施方式进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
现有技术中阻焊层几乎填满通孔，导致在后续的信赖性测试中，阻焊层的收缩膨胀形成的应力拉扯金属布线层，容易使金属布线层与焊垫分层脱离。
为解决上述问题，本发明通过减少通孔中阻焊层的填充量，有效降低了阻焊层在后续的信赖性测试中产生的应力，避免了金属布线层与焊垫分层脱离的情况，提升了半导体芯片的封装良率，提高了半导体芯片封装结构的信赖性。
请参考图2，为晶圆级半导体芯片的结构示意图，晶圆100具有多颗网格排布的半导体芯片110，在半导体芯片110之间预留有空隙，后续完成封装工艺以及测试之后，沿空隙分离半导体芯片。
每一半导体芯片110具有功能区111以及多个焊垫112，焊垫112位于功能区111的侧边且与功能区111位于晶圆100的同一表面侧。
请参考图3，为本发明优选实施例晶圆级半导体芯片封装结构的剖面示意图。保护基板200的其中一面设置有网格排布的多个支撑单元210，当晶圆100与保护基板200对位压合后，支撑单元210位于晶圆100与保护基板200之间使两者之间形成间隙，且支撑单元210与半导体芯片110一一对应，功能区111位于支撑单元210包围形成的密封腔220。
晶圆100具有彼此相对的第一表面101以及第二表面102，功能区111以及焊垫112位于第一表面101侧，在晶圆的第二表面102具有朝向第一表面101延伸的切割槽103以及通孔113，每一通孔113与每一焊垫112的位置对应，且通孔113的底部暴露出焊垫112。
利用金属布线层115以及焊接凸起116实现焊垫112与外部线路连通，具体的，通孔113的侧壁以及晶圆100的第二表面102具有绝缘层114，于本实施例中，绝缘层114的材质是二氧化硅，其厚度范围是2-5微米，在通孔113的底部以及侧壁形成与焊垫112电连接的金属布线层115，金属布线层115延伸至晶圆100的第二表面102，金属布线层115位于绝缘层114上方，在晶圆100的第二表面102上设置有焊接凸起116，焊接凸起116与金属布线层115电连接，通过焊接凸起116电连接外部电路实现焊垫112与外部电路的连通。
阻焊层117覆盖晶圆100的第二表面102、切割槽103侧壁以及底部、通孔113的侧壁以及底部，阻焊层117位于金属布线层115的上方，阻焊层117上对应晶圆100的第二表面102的位置设置有开口，开口底部暴露出金属布线层115，焊接凸起116位于开口内并与金属布线层115电连接。
在阻焊层117对应通孔113的位置形成凹槽118，从而降低了通孔113内的阻焊层117材料的填充量，降低了阻焊层117在后续的信赖性测试中作用于金属布线层115上的应力，避免金属布线层115与焊垫112分层脱离的情况。
凹槽118的深度h与通孔的深度H大致相等，通孔113的深度H可以大于凹槽118的深度，两者之间的差值范围在0-20微米之间，能有效消除金属布线层115与焊垫112分层脱离的情况。
对应的，为了在阻焊层117上形成凹槽118，具体的封装工艺如下。
提供晶圆100，晶圆100的结构示意图请参考图2；
提供保护基板200，在保护基板200的其中一面有网格排布的多个支撑单元210，于本实施例中，支撑单元210的材质为感光胶。通过整面涂布感光胶然后采用曝光显影工艺将支撑单元210形成于保护基板200的其中一面。或者，通过丝网印刷工艺将网格排布的支撑单元210形成于保护基板200的其中一面。
请参考图4，将晶圆100与保护基板200对位压合，利用粘合胶将晶圆100与保护基板200粘合，支撑单元210位于晶圆100与保护基板200之间，每一支撑单元210对应一个半导体芯片110，半导体芯片110的功能区111位于支撑单元210包围形成的密封腔220内。
请参考图5，对晶圆100的第二表面102进行研磨减薄。减薄前晶圆100的厚度为D(请参考图4)，减薄后晶圆100的厚度为d。
请参考图6，利用刻蚀工艺在晶圆100的第二表面102刻蚀出朝向晶圆100第一表面101延伸的通孔113。通孔的深度为H。利用切割工艺在晶圆100的第二表面102切割出朝向晶圆100第一表面101延伸的切割槽103。于本发明的另一实施例中，也可以先切割出切割槽103然后刻蚀出通孔113。
请参考图7，在晶圆100的第二表面102、通孔113的侧壁和底部以及切割槽103的侧壁和底部形成绝缘层114，于本实施例中，绝缘层114为有机绝缘材料，具有绝缘以及一定的柔性，采用喷涂或者旋涂工艺形成绝缘层114，然后通过镭射或者曝光显影的方式暴露出焊垫112。
于本发明的另一实施例中，绝缘层114的材质为无机材料，在晶圆100的第二表面102、通孔113的侧壁和底部以及切割槽103的内壁沉积绝缘层114，通常为二氧化硅。优选的，由于二氧化硅抗冲击能力不如有机绝缘材料，通过曝光显影工艺在晶圆101的第二表面对应焊接凸起的位置形成缓冲层。可以采用刻蚀工艺刻蚀掉通孔113底部的绝缘层露出焊垫112。
请参考图8，在绝缘层114上形成金属布线层115，金属布线层115位于通孔113的侧壁以及底部并延伸至晶圆100的第二表面102，金属布线层115与焊垫112电连接。优选的，金属布线层115的厚度范围是1-5微米。
请参考图9(a)，采用喷涂工艺在切割槽103的侧壁和底部、通孔113的侧壁和底部以及晶圆100的第二表面102形成厚度均匀的阻焊层117，方便后续上焊球工艺，起阻焊、保护芯片的作用。
本实施例中，阻焊层117的材质为半导体技术领域常用的感光胶。
因阻焊层117厚度均匀，因此，在阻焊层117对应通孔113的位置形成了凹槽118，凹槽118的深度为h，于此实施例中，凹槽118的深度h几乎与通孔的深度H大致相等。
因阻焊层117均匀覆盖通孔113的侧壁、通孔113的底部以及晶圆100的第二表面102，从而降低了通孔113内的阻焊层117材料的填充量，降低了阻焊层117在后续的信赖性测试中作用于金属布线层115上的应力，避免金属布线层115与焊垫112分层脱离的情况。
优选的，阻焊层117的厚度范围是5-20微米。
请参考图9(b)为在阻焊层对应通孔的位置形成凹槽的另一种方式。采用旋涂工艺在切割槽103、通孔113以及晶圆100的第二表面102上形成阻焊层117’，切割槽103以及通孔113中几乎充满阻焊层材料，然后采用刻蚀工艺或者激光打孔工艺在阻焊层117’上对应通孔113的位置形成凹槽118’。
凹槽118(或者凹槽118’)的深度h与通孔113的深度H大致相等，通孔113的深度H可以大于凹槽118的深度(或者凹槽118’)，两者之间的差值范围在0-20微米之间，能有效消除金属布线层115与焊垫112分层脱离的情况。
请参考图10，为了方便后续形成焊接凸起，需要在阻焊层上对应晶圆的第二表面的位置形成开口，具体的，在阻焊层117上(或者阻焊层117’上)通过曝光显影工艺形成开口1170，开口1170底部暴露金属布线层115。
请参考图11，采用植球工艺，在开口1170中形成焊接凸起116使焊接凸起116与金属布线层115电连接。
最后，沿切割槽103从晶圆100的第二表面102朝向晶圆100的第一表面101切割晶圆100以及保护基板200，得到单颗的半导体芯片封装结构。
请参考图12，单颗半导体芯片封装结构300包括从晶圆100上切割得到的基底310，其具有彼此相对的第一表面301以及第二表面302，功能区111以及焊垫112位于第一表面301，通孔113以及焊接凸起116位于第二表面302，基底310的侧壁被阻焊层117包覆。
当绝缘层114为有机绝缘材料时，金属布线层115与绝缘层114之间对应焊接凸起116的位置可以不设置缓冲层。
当绝缘层114’为无机材料时，金属布线层115与绝缘层114之间对应焊接凸起116的位置设置有缓冲层，缓冲层可以为感光胶，可以采用曝光显影工艺形成。
阻焊层117覆盖晶圆100的第二表面102、切割槽103侧壁以及底部、通孔113的侧壁以及底部，阻焊层117位于金属布线层115的上方，阻焊层117上对应晶圆100的第二表面102的位置设置有开口，开口底部暴露出金属布线层115，焊接凸起116位于开口内并与金属布线层115电连接。
在阻焊层117对应通孔113的位置形成凹槽118，从而降低了通孔113内的阻焊层117材料的填充量，降低了阻焊层117在后续的信赖性测试中作用于金属布线层115上的应力，避免金属布线层115与焊垫112分层脱离的情况。
凹槽118的深度h与通孔的深度H大致相等，通孔113的深度H可以大于凹槽118的深度，两者之间的差值范围在0-20微米之间，能有效消除金属布线层115与焊垫112分层脱离的情况。
本实施例中的半导体芯片为影像传感芯片，功能区为影像传感区。当然，本发明不限定为影像传感芯片。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (13)

1.一种半导体芯片的封装方法，包括：
提供晶圆，所述晶圆具有彼此相对的第一表面以及第二表面，所述晶圆具有多颗网格排布的半导体芯片，半导体芯片具有位于所述第一表面侧的功能区以及焊垫；
于所述晶圆的第二表面形成朝向所述第一表面延伸的通孔，所述通孔底部暴露所述焊垫；
于所述通孔的底部以及侧壁形成金属布线层，所述金属布线层延伸至所述晶圆的第二表面，所述金属布线层与所述焊垫电连接；
于所述晶圆的第二表面以及所述通孔中形成阻焊层，所述阻焊层覆盖所述金属布线层；
在所述阻焊层上对应所述晶圆的第二表面的位置设置开口，所述开口底部暴露所述金属布线层；
于所述开口中形成焊接凸起，所述焊接凸起与所述金属布线层电连接；
其特征在于，
于所述阻焊层对应通孔的位置形成凹槽，所述凹槽的深度与所述通孔的深度之间的差值为0-20微米。
2.根据权利要求1所述的半导体芯片封装方法，其特征在于，所述阻焊层均匀覆盖所述通孔的侧壁、通孔的底部以及所述晶圆的第二表面。
3.根据权利要求2所述的半导体芯片封装方法，其特征在于，所述阻焊层的厚度范围是5-20微米。
4.根据权利要求2所述的半导体芯片封装方法，其特征在于，采用喷涂工艺形成所述阻焊层。
5.根据权利要求1所述的半导体芯片封装方法，其特征在于，采用旋涂工艺于所述晶圆的第二表面以及所述通孔中形成阻焊层；采用刻蚀工艺或者激光打孔工艺在所述阻焊层上对应通孔的位置形成所述凹槽。
6.根据权利要求1所述的半导体芯片封装方法，其特征在于，在形成所述通孔之前还包括：
提供保护基板，所述保护基板上设置有网格排布的支撑单元，每一支撑单元对应一个半导体芯片；
将所述晶圆的第一表面与所述保护基板对位压合，所述支撑单元位于所述晶圆与所述保护基板之间，所述功能区位于所述支撑单元包围形成的密封腔内。
7.根据权利要求1所述的半导体芯片封装方法，其特征在于，所述半导体芯片为影像传感芯片，所述功能区具有影像传感功能。
8.一种半导体芯片封装结构，包括：
基底，具有彼此相对的第一表面以及第二表面；
位于所述基底第一表面侧的功能区以及焊垫；
位于所述第二表面并向所述第一表面延伸的通孔，所述通孔底部暴露所述焊垫；
设置于所述通孔的底部以及侧壁的金属布线层，所述金属布线层延伸至所述基底的第二表面，所述金属布线层与所述焊垫电连接；
设置于所述基底的第二表面以及所述通孔中的阻焊层，所述阻焊层覆盖所述金属布线层；
所述阻焊层上对应所述基底的第二表面的位置设置有开口，所述开口底部暴露所述金属布线层；
所述开口中设置有焊接凸起，所述焊接凸起与所述金属布线层电连接；
其特征在于，
所述阻焊层对应通孔的位置具有凹槽，所述凹槽的深度与所述通孔的深度之间的差值为0-20微米。
9.根据权利要求8所述的半导体芯片封装结构，其特征在于，所述封装结构还包括：
与所述基底第一表面对位压合的保护基板；
位于所述保护基板与所述基底之间的支撑单元，所述功能区位于所述支撑单元包围形成的密封腔内。
10.根据权利要求8所述的半导体芯片封装结构，其特征在于，所述阻焊层均匀覆盖所述通孔的侧壁、通孔的底部以及所述基底的第二表面。
11.根据权利要求10所述的半导体芯片封装结构，其特征在于，所述阻焊层的厚度范围是5-20微米。
12.根据权利要求8所述的半导体芯片封装结构，其特征在于，所述阻焊层材质为感光胶。
13.根据权利要求8所述的半导体芯片封装结构，其特征在于，所述半导体芯片为影像传感芯片，所述功能区具有影像传感功能。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106548927A (zh) * 2016-11-03 2017-03-29 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装方法以及封装结构
WO2017202288A1 (zh) * 2016-05-25 2017-11-30 苏州晶方半导体科技股份有限公司 半导体芯片的封装方法以及封装结构
CN108511409A (zh) * 2018-04-19 2018-09-07 苏州晶方半导体科技股份有限公司 半导体芯片的晶圆级封装方法及其封装结构
CN112530885A (zh) * 2019-09-18 2021-03-19 江苏长电科技股份有限公司 芯片封装结构及封装方法
CN113410129A (zh) * 2021-08-19 2021-09-17 康希通信科技（上海）有限公司 半导体结构的制备方法及半导体结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202973A (ja) * 2005-01-20 2006-08-03 Sanyo Electric Co Ltd 電子装置及びその製造方法
US20090039455A1 (en) * 2007-08-08 2009-02-12 Xintec Inc. Image sensor package with trench insulator and fabrication method thereof
CN101807560A (zh) * 2010-03-12 2010-08-18 晶方半导体科技（苏州）有限公司 半导体器件的封装结构及其制造方法
CN103855173A (zh) * 2012-12-05 2014-06-11 中国科学院上海微系统与信息技术研究所 一种图像传感器的圆片级封装方法及封装结构
CN104617036A (zh) * 2015-01-14 2015-05-13 华天科技（昆山）电子有限公司 晶圆级芯片尺寸封装中通孔互连的制作方法
CN205984968U (zh) * 2016-05-25 2017-02-22 苏州晶方半导体科技股份有限公司 半导体芯片的封装结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202973A (ja) * 2005-01-20 2006-08-03 Sanyo Electric Co Ltd 電子装置及びその製造方法
US20090039455A1 (en) * 2007-08-08 2009-02-12 Xintec Inc. Image sensor package with trench insulator and fabrication method thereof
CN101807560A (zh) * 2010-03-12 2010-08-18 晶方半导体科技（苏州）有限公司 半导体器件的封装结构及其制造方法
CN103855173A (zh) * 2012-12-05 2014-06-11 中国科学院上海微系统与信息技术研究所 一种图像传感器的圆片级封装方法及封装结构
CN104617036A (zh) * 2015-01-14 2015-05-13 华天科技（昆山）电子有限公司 晶圆级芯片尺寸封装中通孔互连的制作方法
CN205984968U (zh) * 2016-05-25 2017-02-22 苏州晶方半导体科技股份有限公司 半导体芯片的封装结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017202288A1 (zh) * 2016-05-25 2017-11-30 苏州晶方半导体科技股份有限公司 半导体芯片的封装方法以及封装结构
CN106548927A (zh) * 2016-11-03 2017-03-29 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装方法以及封装结构
CN108511409A (zh) * 2018-04-19 2018-09-07 苏州晶方半导体科技股份有限公司 半导体芯片的晶圆级封装方法及其封装结构
CN108511409B (zh) * 2018-04-19 2021-03-02 苏州晶方半导体科技股份有限公司 半导体芯片的晶圆级封装方法及其封装结构
CN112530885A (zh) * 2019-09-18 2021-03-19 江苏长电科技股份有限公司 芯片封装结构及封装方法
CN113410129A (zh) * 2021-08-19 2021-09-17 康希通信科技（上海）有限公司 半导体结构的制备方法及半导体结构

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