CN113394197A - 半导体器件 - Google Patents

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吕次东
禹映范
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Abstract

一种半导体器件包括：第一衬底；电路器件，设置在第一衬底上；第一互连结构，电连接到电路器件；第二衬底，设置在第一互连结构的上部上；栅电极，彼此间隔开并且在与第二衬底的上表面垂直的方向上堆叠在第二衬底上；以及沟道结构，穿透栅电极，垂直于第二衬底延伸并且包括沟道层。该半导体器件还包括接地互连结构，该接地互连结构连接第一衬底和第二衬底，并且包括与第二衬底一体并且从第二衬底的下表面朝向第一衬底延伸的上通孔。

Description

半导体器件
相关申请的交叉引用
本申请要求于2020年3月13日在韩国知识产权局提交的韩国专利申请No.10-2020-0031455的优先权，其公开内容通过引用整体并入本文中。
背景技术
本发明构思的示例实施例涉及一种半导体器件。
已要求半导体器件具有减小的体积并处理高容量数据。因此，可能有必要增加构成这种半导体器件的半导体元件的集成密度。因此，作为用于改进半导体器件的集成密度的一种方法，已经提出了具有竖直晶体管结构而不是平面晶体管结构的半导体器件。
发明内容
本发明构思的示例实施例是提供一种具有改进的可靠性的半导体器件。
根据示例实施例，一种半导体器件，包括：外围电路区域，包括第一衬底、设置在第一衬底上的电路器件，以及电连接到电路器件的第一互连结构；存储器单元区域，包括设置在第一衬底的上部上并且具有第一区域和第二区域的第二衬底、栅电极、与栅电极交替堆叠的层间绝缘层、沟道结构以及第二互连结构，该栅电极彼此间隔开并且在与第二衬底的上表面垂直的第一方向上堆叠在第一区域中，并且该栅电极在第二区域中延伸同时在与第一方向垂直的第二方向上具有阶梯形式，该沟道结构穿透栅电极，垂直于第二衬底延伸并且包括沟道层，该第二互连结构电连接到栅电极和沟道结构；以及第三互连结构，连接第一衬底和第二衬底，该第三互连结构包括从第二衬底延伸并且包括与第二衬底的材料相同的材料的上通孔、以及连接到上通孔的下部并且具有与第一互连结构相对应的结构的下互连结构。
根据示例实施例，一种半导体器件，包括：第一衬底；电路器件，设置在第一衬底上；第一互连结构，电连接到电路器件；第二衬底，设置在第一互连结构的上部上；栅电极，彼此间隔开并且在与第二衬底的上表面垂直的方向上堆叠在第二衬底上；沟道结构，穿透栅电极，垂直于第二衬底延伸并且包括沟道层；以及接地互连结构，连接第一衬底和第二衬底，并且包括上通孔，该上通孔与第二衬底一体并且从第二衬底的下表面朝向第一衬底延伸。
根据示例实施例，一种半导体器件，包括：第一区域，包括第一衬底、设置在第一衬底上的电路器件以及电连接到电路器件的第一互连结构；第二区域，包括设置在第一衬底的上部上并且包括半导体材料的第二衬底、彼此间隔开并且在与第二衬底的上表面垂直的方向上堆叠在第二衬底上的栅电极、沟道结构以及电连接到栅电极和沟道结构的第二互连结构、该沟道结构穿透栅电极，垂直于第二衬底延伸并且包括沟道层；以及第三互连结构，连接第一衬底和第二衬底，并且该第三互连结构包括与第二衬底一体的上通孔、以及连接到上通孔的金属结构。
附图说明
根据结合附图的以下具体实施方式，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：
图1A和图1B是根据示例实施例的半导体器件的示意性截面图；
图2A和图2B是根据示例实施例的半导体器件的一部分的放大图；
图3A至图3C是示出了根据示例实施例的半导体器件的一部分的放大图；
图4至图6是根据示例实施例的半导体器件的示意性截面图；
图7A和图7B是根据示例实施例的半导体器件的示意性截面图；
图8是根据示例实施例的半导体器件的示意性截面图；以及
图9A至图9H是示出了根据示例实施例的制造半导体器件的方法的示意性截面图。
具体实施方式
在下文中，将参考附图如下描述本公开的实施例。
图1A和图1B是根据示例实施例的半导体器件的示意性截面图。
图2A和图2B是根据示例实施例的半导体器件的一部分的放大图。图2A和2B分别示出了图1A中示出的区域“D”和区域“E”。
参考图1A至图2B，半导体器件100可以包括：外围电路区域PERI，包括第一衬底201；存储器单元区域CELL，包括第二衬底101；直通互连区域TR，包括第一通道孔165，该第一通道孔165将外围电路区域PERI电连接到存储器单元区域CELL；以及接地互连结构GI，连接第一衬底201和第二衬底101。存储器单元区域CELL可以设置在外围电路区域PERI上。备选地，在示例实施例中，存储器单元区域CELL也可以设置在外围电路区域PERI之下。直通互连区域TR可以设置为从存储器单元区域CELL延伸到外围电路区域PERI。接地互连结构GI可以设置为从存储器单元区域CELL的下区域延伸到外围电路区域PERI。
外围电路区域PERI可以包括第一衬底201、源/漏区205和设置在第一衬底201中的器件隔离层210、设置在第一衬底201上的电路器件220、外围区域绝缘层290、下保护层295、以及第一互连结构L1。
第一衬底201可以具有在X方向和Y方向上延伸的上表面。有源区可以由第一衬底201上的器件隔离层210来限定。包括杂质的源/极区205可以设置在有源区的一部分中。第一衬底201可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。第一衬底201还可以被提供为体晶片或外延层。
电路器件220可以包括平面晶体管。每个电路器件220可以包括电路栅极介电层222、间隔物层224和电路栅电极225。源/漏区205可以设置在电路栅电极225的两侧上的第一衬底201中。
外围区域绝缘层290可以设置在第一衬底201上的电路器件220上。外围区域绝缘层290可以包括第一外围区域绝缘层292和第二外围区域绝缘层294，并且第一外围区域绝缘层292和第二外围区域绝缘层294中的每一个还可以包括多个绝缘层。外围区域绝缘层290可以由绝缘材料形成。
下保护层295可以设置在第一外围区域绝缘层292与第二外围区域绝缘层294之间的第三下互连线286的上表面上。在示例实施例中，下保护层295还可以设置在第一下互连线282和第二下互连线284的上表面上。下保护层295可以是用于防止由设置在下保护层295的下部上的下互连线280的金属材料引起的污染的层。下保护层295可以由与外围区域绝缘层290的材料不同的材料形成。例如，下保护层295可以包括例如氮化硅。
第一互连结构LI可以是电连接到电路器件220和源/漏区205的互连结构。第一互连结构LI可以包括均具有圆柱形状的下接触插塞270和均具有线形状的下互连线280。下接触插塞270可以包括第一至第三下接触插塞272、274和276。第一下接触插塞272可以设置在电路器件220和源/漏区205上，第二下接触插塞274可以设置在第一下互连线282上，并且第三下绝缘插塞276可以设置在第二下互连线284上。下互连线280可以包括第一至第三下互连线282、284和286。第一下互连线282可以设置在第一下接触插塞272上，第二下互连线284可以设置在第二下接触插塞274上，并且第三下互连线286可以设置在第三下接触插塞276上。第一互连结构LI可以包括导电材料。例如，第一互连结构LI可以包括例如钨(W)、铜(Cu)、铝(Al)等，并且每个元件还可以包括扩散阻挡物。然而，在示例实施例中，可以改变构成第一互连结构LI的下接触插塞270和下互连线280的层数和布置形式。
存储器单元区域CELL可以包括：第二衬底101，具有第一区域A和第二区域B；第一水平导电层102和第二水平导电层104，在第二衬底101上；栅电极130，堆叠在第二衬底101上；第一分离区域MS1和第二分离区域MS2，延伸同时穿透栅电极130的堆叠结构；上分离区域SS，穿透堆叠结构的一部分；沟道结构CH，设置为穿透堆叠结构；以及第二互连结构UI，电连接到栅电极130和沟道结构CH。存储器单元区域CELL还可以包括：衬底绝缘层105；层间绝缘层120，与栅电极130交替堆叠在第二衬底101上；栅极触点162，连接到栅电极130；衬底触点164，连接到第二衬底101；单元区域绝缘层190，覆盖栅电极130；以及上保护层195。存储器单元区域CELL还可以在第二衬底101的外侧上具有第三区域C，并且诸如用于将存储器单元区域CELL连接到外围电路区域PERI的第二通道孔167的直通互连结构可以设置在第三区域C中。
第一衬底201的第一区域A可以是其中栅电极130可以竖直地堆叠并且沟道结构CH可以设置的区域，并且存储器单元也可以设置在第一区域A中。第二区域B可以是其中栅电极130可以延伸不同长度的区域，并且可以是用于将存储器单元电连接到外围电路区域PERI的区域。第二区域B可以在至少一个方向上(例如在X方向上)设置在第一区域A的至少一端上。
第二衬底101可以具有在X方向和Y方向上延伸的上表面。第二衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。第二衬底101还可以包括杂质。第二衬底101可以被提供为诸如多晶硅层的多晶半导体层、或外延层。第二衬底101也可以被提供为体半导体衬底。第二衬底101可以具有基本上平坦的上表面和由于上通孔GV突出而可能不是平坦的下表面。
第一水平导电层102和第二水平导电层104可以堆叠并设置在第二衬底101的上表面上。第一水平导电层102和第二水平导电层104的至少一部分可以充当半导体器件100的公共源极线的一部分。例如，第一水平导电层102和第二水平导电层104的至少一部分例如可以与第二衬底101一起充当公共源极线。如图1B中的放大图所示，第一水平导电层102可以在沟道层140的周围直接连接到沟道层140。例如，第一水平导电层102和第二水平导电层104可以包括半导体材料，例如多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂层，并且第二水平导电层104可以是掺杂层或包括从第一水平导电层102扩散的杂质在内的层。根据示例实施例，第一水平导电层102和第二水平导电层104可以不跨第二衬底101的第二区域B的整个跨度延伸。例如，绝缘层可以代替第一水平导电层102和第二水平导电层104设置在第二区域B的一部分中。
衬底绝缘层105可以设置在通过部分去除第二衬底101以及第一水平导电层102和第二水平导电层104而形成的区域中，并且可以设置为由第二衬底101以及第一水平导电层102和第二水平导电层104环绕。衬底绝缘层105的下表面可以与第二衬底101的下表面共面，或者可以设置在比第二衬底101的下表面的水平低的水平。在一些示例实施例中，衬底绝缘层105可以设置在仅去除第二衬底101而形成的区域中。在这种情况下，衬底绝缘层105可以具有与第二衬底101的上表面基本共面的上表面，并且由第一水平导电层102和第二水平导电层104环绕的另一绝缘层还可以设置在上部上。衬底绝缘层105可以由绝缘材料形成。例如，衬底绝缘层105可以包括氧化硅、氮氧化硅或氮化硅。
栅电极1 30可以竖直地彼此间隔开并且堆叠在第二衬底101上，并且可以构成堆叠结构。栅电极130可以包括顺序地构成接地选择晶体管、存储器单元(例如，存储器单元晶体管)和串选择晶体管的栅极的电极。可以取决于半导体器件100的容量来确定构成存储器单元的栅电极130的数量。形成串选择晶体管的栅电极130的数量(即，串选择线的数量)和形成接地选择晶体管的栅电极的数量(即，接地选择线的数量)可以是一个或多个(例如，两个)，并且这样的栅电极130可以具有与存储器单元的栅电极130的结构相同或不同的结构。此外，栅电极130还可以包括设置在构成串选择晶体管的栅电极130的上部上和/或构成接地选择晶体管的栅电极130的下部之下的栅电极130，并形使用栅极感应的漏极泄漏(GIDL)现象来形成用于擦除操作的擦除晶体管。此外，与构成串选择晶体管的栅电极130相邻(例如，邻近串选择线)或与接地选择晶体管相邻(例如，邻近接地选择线)的一些栅电极130，例如，可以是虚设栅电极。
栅电极130可以竖直地彼此间隔开并且堆叠在第一区域A上，可以从第一区域A延伸到第二区域B不同的长度，并且可以形成阶梯形状的阶梯式结构。如图1A所示，栅电极130可以在X方向上在栅电极130之间形成阶梯式结构。在一些示例实施例中，一定数量的栅电极130(例如两个至六个栅电极130)例如可以形成单个栅极组，并且可以在X方向上在栅极组之间形成阶梯式结构。在这种情况下，形成单个栅极组的栅电极130可以设置为在Y方向上也具有阶梯式结构。通过阶梯式结构，栅电极130可以形成阶梯形式，其中设置在下部的栅电极130比设置在上部的栅电极130(即，在Z方向上)延伸得长，并且可以将从层间绝缘层120暴露的端部提供给上部。在一些示例实施例中，栅电极130可以在端部上(即，在X和/或Y方向上)具有增加的厚度。
栅电极130可以包括金属材料，例如钨(W)。在示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极130还可以包括扩散阻挡物。例如，扩散阻挡物可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。
层间绝缘层120可以设置在栅电极130之间。层间绝缘层120可以在与第二衬底101的上表面垂直的方向上彼此间隔开，并且可以类似于栅电极130在X方向上延伸。层间绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。
第一分离区域MS1和第二分离区域MS2可以设置为穿透栅电极130，并且可以在第一区域A和第二区域B中在X方向上延伸。第一分离区域MS1和第二分离区域MS2可以设置为彼此平行。如图1B所示，第一分离区域MS1和第二分离区域MS2可以穿透堆叠在第二衬底101上的整个栅电极130，并且可以连接到第二衬底101。第一分离区域MS1可以沿第一区域A和第二区域B作为单层延伸，并且第二分离区域MS2可以仅延伸到第二区域B的一部分，或者可以间歇地设置在第一区域A和第二区域B中。然而，在示例实施例中，第一分离区域MS1和第二分离区域MS2的布置顺序、布置间隔等可以改变。
分离绝缘层110可以设置在第一分离区域MS1和第二分离区域MS2中。在示例实施例中，分离绝缘层110可以具有其中由于高的长宽比而朝向第二衬底101的宽度可以减小的形状。然而，在示例实施例中，导电层还可以设置在第一分离区域MS1和第二分离区域MS2中的分离绝缘层110内。在这种情况下，导电层可以充当公共源极线或连接至公共源极线的接触插塞。
上分离区域SS可以在第一分离区域MS1和第二分离区域MS2之间在x和Z方向上延伸。上分离区域SS可以设置在第二区域B的一部分中和第一区域A中，以穿透包括栅电极130中的最上部栅电极130的栅电极130的一部分。例如，如图1B所示，上分离区域SS可以在Y方向上总共分离三个栅电极130。然而，在示例实施例中，可以改变由上分离区域SS分离的栅电极130的数量。上分离区域SS可以包括上分离绝缘层107。
每个沟道结构CH可以形成单个存储器单元串，并且可以在第一区域A上形成行和列的同时彼此间隔开。沟道结构CH可以设置为形成晶格图案，或者可以在x-y平面上的一个方向上以z形图案设置。沟道结构CH可以具有圆柱形状，并且可以具有倾斜的侧面，该倾斜的侧面的宽度取决于长宽比而朝向第二衬底101减小。在示例实施例中，不构成存储器单元串的虚设沟道可以设置在第一区域A的与第二区域B相邻的端部上，并且也可以设置在第二区域B的端部上。
如图1B中示出的放大图所示，沟道层140可以设置在沟道结构CH中。沟道结构CH中的沟道层140可以具有环绕其中设置的沟道绝缘层150的环形形状，但是在示例实施例中，沟道层140可以具有内部没有沟道绝缘层150的圆柱形状或棱柱形状的柱形状。沟道层140可以在下部中连接到第一水平导电层102。沟道层140可以包括半导体材料，例如多晶硅或单晶硅。沟道结构CH在Z方向上延伸并且在Y方向上线性地设置在第一分离区域MS1和第二分离区域MS2之间。上分离区域SS可以通过连接到沟道焊盘155的第二互连结构UI彼此电分离。
在沟道结构CH中，沟道焊盘155可以设置在沟道层140的上部上。沟道焊盘155可以设置为覆盖沟道绝缘层150的上表面并且电连接到沟道层140。沟道焊盘155可以包括例如掺杂的多晶硅。
栅极介电层145可以设置在栅电极130和沟道层140之间。栅极介电层145可以包括从沟道层140顺序地堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以将电荷隧穿到电荷存储层，并且可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。电荷存储层可以是电荷俘获层或浮栅导电层。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或其组合。在示例实施例中，栅极介电层145的至少一部分可以沿栅电极130在水平方向上延伸。
单元区域绝缘层190可以覆盖第二衬底101、第二衬底101上的栅电极130以及外围区域绝缘层290。单元区域绝缘层190可以包括第一单元区域绝缘层192和第二单元区域绝缘层194，并且第一单元区域绝缘层192和第二单元区域绝缘层194中的每一个还可以包括多个绝缘层。单元区域绝缘层190可以由绝缘材料形成。
上保护层195可以设置在第一单元区域绝缘层192和第二单元区域绝缘层194之间的第一上互连线182的上表面上。在示例实施例中，上保护层195还可以设置在第二上互连线184的上表面上。上保护层195可以是用于防止由设置在下部上的上互连线180的金属材料引起的污染的层。上保护层195可以由与单元区域绝缘层190的绝缘材料不同的绝缘材料形成，并且可以包括例如氮化硅。
栅极触点162可以在第二区域B中连接到栅电极130。例如，多个栅极触点162中的每一个可以设置为穿透第一单元区域绝缘层192的至少一部分并且分别连接到暴露于上部的栅电极130之一。衬底触点164可以在第二区域B的端部上连接到第二衬底101。衬底触点164可以穿透第一单元区域绝缘层192的至少一部分，并且可以连接到第二衬底101。衬底触点164可以例如将电信号施加到包括第二衬底101的公共源极线。
第二互连结构UI可以是电连接到栅电极130和沟道结构CH的互连结构。第二互连结构UI可以包括均具有圆柱形状的上接触插塞170和均具有线形状的上互连线180。上接触插塞170可以包括第一至第三上接触插塞172、174和176。第一上接触插塞172可以设置在沟道焊盘155、栅极触点162和衬底触点164上。第二上接触插塞174可以设置在第一上接触插塞172上，并且第三上接触插塞176可以设置在第一上互连线182上。上互连线180可以包括第一上互连线182和第二上互连线184。第一上互连线182可以设置在第二上接触插塞174上，并且第二上互连线182可以设置在第三上接触插塞176上。第二互连结构UI可以包括导电材料。例如，第二互连结构UI可以包括例如钨(W)、铜(Cu)、铝(Al)等，并且每个还可以包括扩散阻挡物层。在示例实施例中，可以改变构成第二互连结构UI的下接触插塞170和下互连线180的层数和布置形式。
直通互连区域TR可以是包括用于将存储器单元区域CELL和外围电路区域PERI电连接的直通互连结构的区域。直通互连区域TR可以包括：第一通道孔165，从存储器单元区域CELL的上部穿透第二衬底101并且在Z方向上延伸；以及绝缘区域，环绕第一通道孔165。绝缘区域可以包括牺牲绝缘层118、平行于牺牲绝缘层118设置的层间绝缘层120以及衬底绝缘层105。直通互连区域TR的大小、布置和形状可以变化(例如，根据设计)。在图1A中，直通互连区域TR可以设置在第二区域B中，但是本发明不限于此，直通互连区域TR也可以设置在第一区域A中。直通互连区域TR可以与第一分离区域MS1和第二分离区域MS2间隔开。例如，直通互连区域TR可以设置在在Y方向上彼此相邻的一对第一分离区域MS1之间的第一区域A的中央部分中。因此，牺牲绝缘层118可以保留在直通互连区域TR中。
第一通道孔165可以从上部部分地穿透第一单元区域绝缘层192、绝缘区域、下保护层295和第二外围区域绝缘层294，并且可以垂直于第二衬底101的上表面延伸。第一通道孔165的上端可以连接到第二互连结构UI，并且下端可以连接到第一互连结构LI。在示例实施例中，在直通互连区域TR中，可以改变第一通道孔165的数量、布置形式和形状。第一通道孔165可以包括导电材料。例如，第一通道孔165可以包括金属材料，例如钨(W)、铜(Cu)、铝(Al)等。
牺牲绝缘层118可以设置在与栅电极130的水平相同的水平上，并且可以具有与栅电极130的厚度相同的厚度，并且其侧表面可以在直通互连区域TR的边界上与栅电极130接触。牺牲绝缘层118可以与层间绝缘层120交替地堆叠，并且可以形成绝缘区域。牺牲绝缘层118可以以与衬底绝缘层105的宽度相同或不同的宽度设置。牺牲绝缘层118可以由与层间绝缘层120的绝缘材料不同的绝缘材料形成，并且可以包括例如氧化硅、氮化硅或氮氧化硅。
第二通道孔167可以设置在存储器单元区域CELL的第三区域C(第二衬底101的外侧区域)中，并且可以延伸到外围电路区域PERI。第二通道孔167可以类似于直通互连区域TR的第一通道孔165将第二互连结构UI和第一互连结构LI连接。然而，第二通道孔167可以从上部仅穿透第一单元区域绝缘层192和第二外围区域绝缘层294的一部分。第二通道孔167可以包括导电材料。例如，第二通道孔167可以包括金属材料，例如钨(W)、铜(Cu)、铝(Al)等。
接地互连结构GI可以设置在整个外围电路区域PERI和存储器单元区域CELL中，以将第一衬底201和第二衬底101连接。接地互连结构GI可以在制造半导体器件100的过程中执行使第二衬底101接地的功能。接地互连结构GI可以通过类似地包括下接触插塞270和下互连线280而包括与第一互连结构LI相对应的下互连结构。接地互连结构GI还可以包括连接到下互连线280的第三下互连线286的上通孔GV。接地互连结构GI可以被称为第三互连结构，区别于第一互连结构LI和第二互连结构UI。
尽管在图1A中仅示出了一个接地互连结构GI，但是多个接地互连结构GI可以在半导体器件100中设置并彼此间隔开。接地互连结构GI可以设置在第二衬底101的第二区域B的下部上。此外，接地互连结构GI可以在第一水平导电层102和第二水平导电层104比栅电极130延伸得长的区域中设置在第一水平导电层102和第二水平导电层104的下部，但是本发明不限于此。在示例实施例中，接地互连结构GI也可以设置在第二衬底101的第一区域A的下部上。接地互连结构GI可以与外围电路区域PERI的电路器件220间隔开。
上通孔GV可以穿透第二外围区域绝缘层294和下保护层295，并且可以直接连接到第三下互连线286。上通孔GV可以与存储器单元区域CELL的第二衬底101一体。如图2A所示，上通孔GV可以具有第二衬底101朝向第一衬底201延伸到通路孔中的形式。上通孔GV可以与第二衬底101一起形成，并且可以包括与第二衬底101的材料相同的材料，并且在上通孔GV和第二衬底101之间可以不存在界面表面。具体地，上通孔GV和第二衬底101由相同的材料形成。上通孔GV可以以圆柱形状或圆锥形状从第二衬底101的下表面突出。
上通孔GV还可以包括从第二衬底101的下表面延伸的阻挡物层103。阻挡物层103可以从第二衬底101的下表面沿着通路孔的内侧壁延伸以覆盖通路孔的底表面。阻挡物层103可以包括金属氮化物。例如，阻挡物层103可以包括氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钨(WN)、氮化钽(TaN)或其组合。当从第二衬底101延伸的上通孔GV的区域包括半导体材料并且第三下互连线286包括金属材料时，在半导体-金属界面表面中可能发生缺陷。然而，在这种情况下，由于阻挡物层103设置在与第二衬底101一体的上通孔GV的半导体层之间，并且第三下互连线286设置在下部上，所以可以避免在上通孔GV中发生缺陷。
上通孔GV在Z方向(第一方向)上可以具有在约
Figure BDA0002967805820000121
到约
Figure BDA0002967805820000122
的范围内的高度H。由于上通孔GV被形成为连接到第三下互连线286，因此与外围区域绝缘层290的厚度相比，上通孔GV可以具有相对小的高度H，从而容易地执行形成上通孔GV的过程。上通孔GV在上部的直径可以大于在下部的直径。例如，在包括上部和下部的整个部分中，上通孔GV可以具有在约200nm至约300nm的范围内的直径D1。上通孔GV的直径D1可以大于栅极触点162的平均直径D2以及第一通道孔165和第二通道孔167的平均直径D3，但是本发明不限于此。上通孔GV可以设置为使第三下互连线286凹进一定深度L。深度L可以在约
Figure BDA0002967805820000123
到约
Figure BDA0002967805820000124
的范围内。
诸如“约”或“大概”之类的术语可以反映数量、大小、方向或布局仅以较小的相对方式和/或以不会显著改变某些元件的操作、功能或结构的方式变化。例如，“约0.1到约1”的范围可以包含例如围绕0.1的0％-5％偏差和围绕1的0％-5％偏差的范围，特别是如果这种偏差维护与列出范围相同的效果。
形成接地互连结构GI的一部分的下互连结构可以包括类似于第一互连结构LI的元件，并且可以与第一互连结构LI电分离。下互连结构可以包括与第一互连结构LI间隔开的第一至第三下接触插塞272、274和276和第一至第三下互连线282、284和286。
如图2B所示，在下互连结构中，最下部的第一下接触插塞272可以穿透第一外围区域绝缘层292、蚀刻停止层291和电路栅极介电层222的一部分并且可以连接到设置在第一衬底201中的杂质区域207。电路栅极介电层222可以是从电路器件220延伸的层，并且蚀刻停止层291可以形成在电路栅极介电层222上，并且可以在形成第一下接触插塞272时执行蚀刻停止功能。杂质区域207可以是在连接到第一下接触插塞272的区域中形成的掺杂层，以将第一下接触插塞272电连接到第一衬底201。在下互连结构中，第一下接触插塞272可以连接到设置在由器件隔离层210环绕的区域中的杂质区域207。
图3A至图3C是示出了根据示例实施例的半导体器件的一部分的放大图。图3A至图3C示出了与图1A所示的区域“D”相对应的区域。
参考图3A，在半导体器件100a中，接地互连结构GI的上通孔GVa可以包括阻挡物层103a，该阻挡物层103a覆盖通路孔的内侧壁和底表面。然而，与图2A所示的示例实施例不同，阻挡物层103a可以被限制地设置在通路孔中并且可以不沿着第二衬底101的下表面延伸。在这种情况下，可以在制造半导体器件100a的过程中减小通过通路孔的上表面暴露的阻挡物层103a的面积，使得可以减小由阻挡物层103a引起的工艺变量。
具有这种结构的阻挡物层103a可以通过制造方法来形成，该制造方法包括沉积用于形成阻挡物层103a的材料、形成填充通路孔的牺牲层、执行平坦化工艺、去除牺牲层以及形成第二衬底101。
参考图3B，在半导体器件100b中，接地互连结构GI的上通孔GVb可以包括设置在通路孔的下端上的阻挡物层103b。阻挡物层103b可以通过氮化工艺形成。在这种情况下，由于在部分地消耗设置在通路孔的下部上的第三下互连线286的同时形成了阻挡物层103b，因此阻挡物层103b可以具有从在通路孔的下端上以虚线标记的通路孔的边界扩展到通路孔的上部并且还扩展到通路孔的下部的形式。
参考图3C，在半导体器件100c中，接地互连结构GI的上通孔GVc可以包括第二衬底101和阻挡物层103，并且还可以包括设置在第二衬底101和阻挡物层103之间的金属半导体层106。金属半导体层106可以是包括阻挡物层103中包括的金属元件和第二衬底101中包括的半导体元件的层。例如，金属半导体层106可以包括硅化钛(TiSi)、硅化钨(WSi)、硅化镍(NiSi)、硅化钴(CoSi)或其他金属硅化物。当根据形成第二衬底101的工艺形成第二衬底101时，金属半导体层106可以形成在与阻挡物层103的界面表面上。
图4至图6是示出了根据示例实施例的半导体器件的示意性截面图。图4至图6示出了与图1A所示的区域相对应的区域。
参考图4，在半导体器件100d中，第二衬底101以及第一水平导电层102和第二水平导电层104可以具有形成在接地互连结构GI的上部上的凹进部分CR。凹进部分CR可以设置在上通孔GV的上部上，并且凹进部分CR的中心可以在Z方向上设置在与上通孔GV的中心基本相同的线性线上(即，对准)。在示例实施例中，凹进部分CR可以仅形成在第二衬底101上。
参考图5，在半导体器件100e中，接地互连结构GI可以包括并排设置的多个上通孔GVe。例如，接地互连结构GI可以包括两个上通孔GVe和分别在上通孔GVe的下部中连接到上通孔GVe的多个下互连结构。如图所示，多个下互连结构可以彼此分离，或者可以彼此连接。设置在接地互连结构GI中的上通孔GVe和下互连结构的布置形式也可以应用于其他示例实施例。
参考图6，在半导体器件100f中，存储器单元区域CELL可以包括从其部分地去除第一水平导电层102并且其中第二水平导电层104与第二衬底101接触的区域。第二水平导电层104可以具有通过从该区域去除第一水平导电层102而形成的凹形区域SR。凹形区域SR可以设置为在Z方向上与接地互连结构GI和/或上通孔GV的至少一部分重叠。
图7A和图7B是根据示例实施例的半导体器件的示意性截面图。图7A和图7B示出了与图1A所示的区域相对应的区域。
参考图7A，在半导体器件100g中，接地互连结构GI可以包括上通孔GVg，以及作为下互连结构的第一下接触插塞272和第二下接触塞274与第一下互连线282和第二下互连线284。换言之，接地互连结构GI可以仅包括作为下互连结构的第一至第三下互连插塞272、274和276的一部分以及第一至第三下互连线282、284和286的一部分。因此，上通孔GVg可以比图1A至图2B中的示例实施例所示的上通孔GV相对更深地延伸，并且可以连接到第二下互连线284。同样在这种情况下，上通孔GVg可以包括如图2A所示的阻挡物层103。此外，上通孔GVg的直径可以相对大于图1A至图2B中的示例实施例所示的上通孔GV的直径，但是本发明不限于此。
参考图7B，在半导体器件100h中，接地互连结构GI可以仅包括上通孔GVh。因此，上通孔GVh可以不连接到下互连结构，并且可以从第二衬底101延伸到设置在下部上的第一衬底201。与图2A所示的结构相比，示例实施例中的上通孔GVh可以不包括阻挡物层103。此外，上通孔GVh的直径可以大于图1A至图2B中的示例实施例所示的上通孔GV的直径，但是本发明不限于此。
图8是根据示例实施例的半导体器件的示意性截面图。图8示出了与图1B所示的区域相对应的区域。
参考图8，在半导体器件100i中，栅电极130的堆叠结构可以由竖直堆叠的下堆叠结构和上堆叠结构构成，并且沟道结构CHi可以包括竖直堆叠的第一沟道结构CH1和第二沟道结构CH2。当堆叠的栅电极130的数量相对较大时，可以引入沟道结构CHi的结构以稳定地形成沟道结构CHi。
在沟道结构CHi中，设置在下部上的第一沟道结构CH1可以连接到设置在上部上的第二沟道结构CH2，并且沟道结构CHi可以具有由连接区域中的宽度的差异形成的弯曲部分。沟道层140、栅极介电层145和沟道绝缘层150可以在第一沟道结构CH1和第二沟道结构CH2之间彼此连接。沟道焊盘155可以仅设置在第二沟道结构CH2的上端上，第二沟道结构CH2设置在上部上。在示例实施例中，第一沟道结构CH1和第二沟道结构CH2中的每一个还可以包括沟道焊盘155，并且在这种情况下，第一沟道结构CH1的沟道焊盘155可以连接到第二沟道结构155的沟道层140。具有相对较厚的厚度的上层间绝缘层125可以设置在下堆叠结构的最上部上。然而，在示例实施例中，可以改变层间绝缘层120和上层间绝缘层125的形式。
图9A至图9H是示出了根据示例实施例的制造半导体器件的方法的示意性截面图。图9A至图9H示出了与图1A所示的区域相对应的区域。
参考图9A，电路器件220和第一互连结构LI可以形成在第一衬底201上。
首先，可以在第一衬底201中形成器件隔离层210，并且可以在第一衬底201上顺序地形成电路栅极介电层222和电路栅电极225。例如，器件隔离层210可以通过浅沟槽隔离(STI)工艺形成。可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成电路栅极介电层222和电路栅电极225。电路栅极介电层222可以由氧化硅形成，并且电路栅电极225可以由多晶硅或金属硅化物层之一形成，但是本发明不限于此。此后，可以在电路栅极介电层222和电路栅电极225的两个侧壁上形成隔离层224和源/漏区205。在示例实施例中，间隔物层224可以包括多个层。此后，可以通过执行离子注入工艺来形成源/漏区205。
第一互连结构LI的下接触插塞270可以通过以下方式形成：部分地形成第一外围区域绝缘层292；通过蚀刻工艺部分地去除元件；以及在其中填充导电材料。下互连线280可以通过例如沉积和图案化导电材料来形成。当形成第一互连结构LI时，可以一起形成构成接地互连结构GI的一部分的下互连结构(参见图1A)。因此，下互连结构可以具有与第一互连结构LI相同的堆叠结构。
第一外围区域绝缘层292可以包括多个绝缘层。可以在用于形成第一互连结构LI的每个工艺处部分地形成第一外围区域绝缘层292。覆盖第三下互连线286的上表面的下保护层295可以形成在第一外围区域绝缘层292上。
参考图9B，可以通过在下保护层295上形成第二外围区域绝缘层294，并且部分地去除第二外围区域绝缘层294来形成通路孔VH。
通过形成第二外围区域绝缘层294，可以形成外围电路区域PERI的整个部分。
通路孔VH可以是用于形成接地互连结构GI的上通孔GV(参见图1A)的通道孔。可以通过使用掩模层去除第二外围区域绝缘层294和下保护层295以暴露构成接地互连结构GI的下互连结构的第三下互连线286来形成通路孔VH。在示例实施例中，当形成通路孔VH时，下保护层295也可以充当蚀刻停止层。可以形成通路孔VH以使第三下互连线286部分地凹进，但是本发明不限于此。例如，可以形成通路孔VH以暴露第三下互连线286的上表面。
参考图9C，可以在外围电路区域PERI的上部上形成存储器单元区域CELL的第二衬底101和接地互连结构GI的上通孔GV。
在形成第二衬底101之前，可以在第二外围区域绝缘层294上形成图2A所示的阻挡物层103。第二衬底101可以由例如多晶硅形成，并且可以通过CVD工艺形成。当形成第二衬底101时，形成第二衬底101的材料可以填充通路孔VH，使得可以形成上通孔GV。形成第二衬底101的多晶硅例如可以包括诸如n型杂质的杂质。第二衬底101可以形成在第二外围区域绝缘层294的整个部分上，可以被图案化，并且可以从包括第三区域C的存储器单元区域CELL的部分区域去除。设置在第二衬底101的下部上的阻挡物层103也可以从去除第二衬底101的区域去除。
在示例实施例中，在形成阻挡物层103和第二衬底101中的每一个之前，还可以执行通过执行清洁工艺去除自然氧化膜的工艺。因此，自然氧化物膜可以很少地保留在阻挡物层103的上部和下部上，或者可以保留为约
Figure BDA0002967805820000171
或更小的厚度。然而，在一些示例实施例中，当省略清洁工艺时，自然氧化物膜可以存在于阻挡物层103的下表面和/或上表面上。
此外，在示例实施例中，在形成第二衬底101之后，还可以执行平坦化工艺。在这种情况下，第二衬底101可以具有基本平坦的上表面。在图4所示的示例实施例中，可以省略这种平坦化工艺。
参考图9D，可以形成第一源牺牲层111和第二源牺牲层112以及第二水平导电层104，可以形成衬底绝缘层105，并且此后，可以交替地堆叠牺牲层绝缘层118和层间绝缘层120。
第一源牺牲层111和第二源牺牲层112可以堆叠在第二衬底101上，使得第一源牺牲层111可以设置在第二源牺牲层112的上方和下方。第一源牺牲层111和第二源牺牲层112可以包括不同的材料。第一源牺牲层111和第二源牺牲层112可以通过后续工艺用图1A所示的第一水平导电层102代替。例如，第一源牺牲层111可以由与层间绝缘层120相同的材料形成，并且第二源牺牲层112可以由与牺牲绝缘层118相同的材料形成。第二水平导电层104可以形成在第一源牺牲层111和第二源牺牲层112上。
可以通过在其中设置直通互连区域TR(参见图1A)的区域中部分地去除第一源牺牲层111和第二源牺牲层112、第二水平导电层104以及第二衬底101来形成衬底绝缘层105，并且用绝缘材料填充该部分。
牺牲绝缘层118可以通过后续工艺中用栅电极130(参见图1A)部分地替换。牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，并且可以由可以在一定蚀刻条件下相对于层间绝缘层120用蚀刻选择性蚀刻的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲绝缘层118可以由选自硅、氧化硅、碳化硅和氮化硅中的材料形成，该材料与层间绝缘层120的材料不同。在示例实施例中，层间绝缘层120的厚度可以不相同。可以改变层间绝缘层120和牺牲绝缘层118的厚度以及层间绝缘层120和牺牲绝缘层118的膜数。
在第二区域B中，可以使用掩模层在牺牲绝缘层118上重复执行光刻工艺和蚀刻工艺，使得设置在上部上的牺牲绝缘层118可以比设置在下部上的牺牲绝缘层118延伸得少。因此，牺牲绝缘层118可以以一定单元形成阶梯形状的阶梯结构。
此后，可以形成覆盖牺牲绝缘层118和层间绝缘层120的堆叠结构的第一单元区域绝缘层192。
参考图9E，可以形成穿透牺牲绝缘层118和层间绝缘层120的堆叠结构的沟道结构CH。
首先，上分离区域SS(参见图1B)可以通过部分地去除牺牲绝缘层118和层间绝缘层120来形成。上分离区域SS可以通过以下方式形成：使用掩模层暴露将要形成上分离区域SS的区域；从最上部去除一定数量的牺牲绝缘层118和层间绝缘层120；以及沉积绝缘材料。
沟道结构CH可以通过各向异性蚀刻牺牲绝缘层118和层间绝缘层120而形成，并且可以通过形成孔形状沟道孔并填充孔而形成。由于堆叠结构的高度，沟道结构CH的侧壁可以不垂直于第二衬底101的上表面。沟道结构CH可以形成为使第二衬底101部分地凹进。此后，栅极介电层145、沟道层140、沟道绝缘层150和沟道焊盘155的至少一部分可以顺序地形成在沟道结构CH中。
可以使用ALD工艺或CVD工艺将栅极介电层145形成为具有一致的厚度。栅极介电层145可以在该过程中全部或部分地形成，并且可以在该过程中形成沿着沟道结构CH垂直于第二衬底101延伸的部分。沟道层140可以形成在沟道结构CH中的栅极介电层145上。沟道绝缘层150可以形成为填充沟道结构CH，并且可以是绝缘材料。然而，在示例实施例中，沟道层140之间的空间可以用导电材料代替沟道绝缘层150填充。沟道焊盘155可以由导电材料形成。例如，沟道焊盘155可以由多晶硅形成。
参考图9F，隧道部分可以通过在与第一分离区域MS1和第二分离区域MS2(参见图1B)相对应的区域中形成穿透牺牲绝缘层118和层间绝缘层120的堆叠结构的开口，并且通过该开口部分地去除牺牲绝缘层118而形成。
首先，可以在开口中形成牺牲间隔物层，可以选择性地去除第二源牺牲层112，并且此后，可以去除第一源牺牲层111。例如，可以通过湿蚀刻工艺去除第一源牺牲层111和第二源牺牲层112。在去除第一源牺牲层111的过程中，可以一起去除从去除第二源牺牲层112的区域露出的栅极介电层145的一部分。根据示例实施例，第一源牺牲层111和第二源牺牲层112的一部分可以保留在第二区域B中。第一水平导电层102可以通过在去除第一源牺牲层111和第二源牺牲层112的区域中沉积导电材料而形成，并且牺牲间隔物层可以从开口去除。
此后，牺牲绝缘层118可以从直通互连区域TR(参见图1A)的外侧去除。牺牲绝缘层118可以保留在直通互连区域TR中，并且可以连同层间绝缘层120形成直通互连区域TR的绝缘区域。例如，可以使用湿蚀刻工艺来相对于层间绝缘层120选择性地去除牺牲绝缘层118。因此，多个隧道部分LT可以在层间绝缘层120之间形成。
形成直通互连区域TR的区域可以是与开口间隔开的区域，使得牺牲绝缘层118可以保留，因为蚀刻剂没有到达。因此，直通互连区域TR可以在彼此相邻的第一分离区域MSI和第二分离区域MS2之间的中心区域中形成。
参考图9G，栅电极130可以通过用导电材料填充从其部分地去除牺牲绝缘层118的隧道部分LT而形成。栅电极130的侧表面可以与直通互连区域TR的牺牲绝缘层118的侧表面接触。导电材料可以包括金属、多晶硅或金属硅化物材料。在形成栅电极130之后，分离绝缘层110(参见图1B)可以通过附加的工艺去除沉积在开口中的导电材料并且用绝缘层填充该部分而形成。
参考图9H，可以形成栅极触点162、衬底触点164以及穿透第一单元区域绝缘层192的第一通道孔165和第二通道孔167。
栅极触点162可以形成为连接到第二区域B中的栅电极130，并且衬底触点164可以形成为连接到第二区域B的端部上的第二衬底101。第一通道孔165可以形成为连接到直通互连区域TR中的外围电路区域PERI的第一互连结构LI，并且第二通道孔167可以形成为连接到第三区域C中的外围电路区域PERI的第一互连结构LI。
栅极触点162、衬底触点164以及第一通道孔165和第二通道孔167可以形成为具有不同的深度，但是栅极触点162、衬底触点164以及第一通道孔165和第二通道孔167可以通过使用蚀刻停止层等同时形成接触孔，并用导电材料填充接触孔而形成。然而，在一些示例实施例中，栅极触点162、衬底触点164以及第一通道孔165和第二通道孔167的一部分也可以以不同的工艺形成。
此后，再次参考图1A，可以形成第二单元区域绝缘层194、上保护层195和上互连结构UI。
上互连结构UI的上接触插塞170可以通过以下方式形成：部分地形成单元区域绝缘层290；通过蚀刻工艺部分地去除单元区域绝缘层290；以及用导电材料填充该部分。例如，上互连线180可以通过沉积和图案化导电材料而形成。
因此，可以制造图1A至图2B所示的半导体器件100。
根据前述示例实施例，由于接地互连结构包括从第二衬底延伸的上通孔，因此可以提供具有改进的可靠性的半导体器件。
虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
外围电路区域，包括：
第一衬底，
电路器件，设置在所述第一衬底上，以及
第一互连结构，电连接到所述电路器件；
存储器单元区域，包括：
第二衬底，设置在所述第一衬底的上部上，并且具有第一区域和第二区域，
栅电极，彼此间隔开并且在与所述第二衬底的上表面垂直的第一方向上堆叠在所述第一区域中，并且所述栅电极在所述第二区域中延伸同时在与所述第一方向垂直的第二方向上具有阶梯形式，
层间绝缘层，与所述栅电极交替堆叠，
沟道结构，穿透所述栅电极，垂直于所述第二衬底延伸并且包括沟道层，以及
第二互连结构，电连接到所述栅电极和所述沟道结构；以及
第三互连结构，连接所述第一衬底和所述第二衬底，所述第三互连结构包括：
上通孔，从所述第二衬底延伸并且包括与所述第二衬底的材料相同的材料，以及
下互连结构，连接到所述上通孔的下部并且具有与所述第一互连结构相对应的结构。
2.根据权利要求1所述的半导体器件，其中，所述上通孔包括半导体材料，并且所述下互连结构的与所述上通孔接触的区域包括金属材料。
3.根据权利要求1所述的半导体器件，
其中，所述第一互连结构和所述下互连结构各自包括接触插塞和设置在所述接触插塞上的互连线，以及
其中，所述上通孔连接到所述下互连结构中包括的所述互连线。
4.根据权利要求1所述的半导体器件，其中，所述上通孔包括：
阻挡物层，覆盖通路孔的底表面；以及
半导体层，设置在所述阻挡物层上，从所述第二衬底延伸并填充所述通路孔。
5.根据权利要求4所述的半导体器件，其中，所述阻挡物层沿着所述通路孔的内侧壁从所述第二衬底的下表面延伸到所述通路孔的底表面。
6.根据权利要求4所述的半导体器件，其中，所述阻挡物层覆盖所述通路孔的内侧壁和底表面，并被限制地设置在所述通路孔中。
7.根据权利要求4所述的半导体器件，其中，所述阻挡物层由金属氮化物形成。
8.根据权利要求1所述的半导体器件，其中，所述上通孔在所述第一方向上具有范围为约
Figure FDA0002967805810000021
至约
Figure FDA0002967805810000022
的高度。
9.根据权利要求1所述的半导体器件，其中，所述上通孔具有范围为约200nm至约300nm的直径。
10.根据权利要求1所述的半导体器件，其中，所述第二衬底在所述上表面上具有凹进部分，所述凹进部分在所述第一方向上与所述上通孔对准。
11.根据权利要求1所述的半导体器件，其中，所述第三互连结构设置在所述栅电极的端部的外侧上。
12.根据权利要求1所述的半导体器件，还包括：
至少一个水平导电层，在所述栅电极和所述层间绝缘层的下部水平地设置在所述第二衬底上，并且与所述沟道层接触。
13.根据权利要求12所述的半导体器件，其中，所述第三互连结构设置在所述水平导电层在所述第二方向上，且位于比所述栅电极延伸得远的区域中设置在所述水平导电层的下部。
14.根据权利要求1所述的半导体器件，其中，所述上通孔是所述第三互连结构的多个上通孔之一，所述多个上通孔具有相同的结构并且彼此并排设置。
15.一种半导体器件，包括：
第一衬底；
电路器件，设置在所述第一衬底上；
第一互连结构，电连接到所述电路器件；
第二衬底，设置在所述第一互连结构的上部上；
栅电极，彼此间隔开并且在与所述第二衬底的上表面垂直的方向上堆叠在所述第二衬底上；
沟道结构，穿透所述栅电极，垂直于所述第二衬底延伸并且包括沟道层；以及
接地互连结构，连接所述第一衬底和所述第二衬底，并且包括上通孔，所述上通孔与所述第二衬底一体并且从所述第二衬底的下表面朝向所述第一衬底延伸。
16.根据权利要求15所述的半导体器件，其中，所述接地互连结构还包括下互连结构，所述下互连结构连接到所述上通孔的下部并且具有与所述第一互连结构相对应的结构。
17.根据权利要求15所述的半导体器件，其中，所述接地互连结构还包括下互连结构，所述下互连结构连接到所述上通孔的下部并且具有与所述第一互连结构的一部分相对应的结构。
18.根据权利要求15所述的半导体器件，还包括：
保护层，设置为在所述第一互连结构上平行于所述第一衬底的上表面，
其中，所述上通孔穿透所述保护层。
19.一种半导体器件，包括：
第一区域，包括：
第一衬底，
电路器件，设置在所述第一衬底上，以及
第一互连结构，电连接到所述电路器件；
第二区域，包括：
第二衬底，设置在所述第一衬底的上部上并且包括半导体材料，
栅电极，彼此间隔开并且在与所述第二衬底的上表面垂直的方向上堆叠在所述第二衬底上，
沟道结构，穿透所述栅电极，垂直于所述第二衬底延伸并且包括沟道层，以及
第二互连结构，电连接到所述栅电极和所述沟道结构；以及第三互连结构，连接所述第一衬底和所述第二衬底，所述第三互连结构包括：
上通孔，与所述第二衬底一体，以及
金属结构，连接到所述上通孔。
20.根据权利要求19所述的半导体器件，还包括：
通道孔，穿透所述栅电极和设置在所述栅电极的下部上的衬底绝缘层，并且将所述第一互连结构和所述第二互连结构相连接，
其中，所述上通孔包括半导体层，并且所述通道孔包括金属层。
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