CN113342104B - 一种双节锂电保护芯片的带隙基准电路 - Google Patents
一种双节锂电保护芯片的带隙基准电路 Download PDFInfo
- Publication number
- CN113342104B CN113342104B CN202110615192.7A CN202110615192A CN113342104B CN 113342104 B CN113342104 B CN 113342104B CN 202110615192 A CN202110615192 A CN 202110615192A CN 113342104 B CN113342104 B CN 113342104B
- Authority
- CN
- China
- Prior art keywords
- circuit
- drain
- capacitor
- operational amplifier
- gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/561—Voltage to current converters
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Abstract
本发明公开了一种双节锂电保护芯片的带隙基准电路，包括启动电路单元、低压差线性稳压器单元、运算放大器电路单元、带隙电路单元；所述启动电路单元包括MP1、MP2、MP3三个PMOS管，MN1、MN2、MN3三个NMOS管，以及电容C1；所述MP1与MN1的栅极均连接到VSS，MP1与MN1、MN2的漏极均与MP2、MN3的栅极控制连接，MN2栅极接基准跟随信号VREF0。本发明电路上电时自启动，无需额外偏置电路提供电流，同时可选择不同的电阻R1的值，调节电路静态功耗，满足电路对低功耗的需求，电路中没有cascade结构，能保证电路在低的工作电压下(1.5V)输出正常。
Description
技术领域
本发明涉及锂电保护电路技术领域，尤其涉及一种双节锂电保护芯片的带隙基准电路。
背景技术
近年来，PDA、DSC、Cellular Phone、Camcorde、Portable、Audio、Advanced Game、Assist Bicycle、Electric Scooter、Bluetooth Device等越来越多的产品急速的采用锂电池来当作它的主要电源，究其原因不外乎其体积小、能量密度高、无记忆效应、循环寿命高、电池电压高、自放电率低等优点。
但凡事都有两面性，正因为锂电池与镍镉、镍氢电池不太一样，锂电池能量密度高，在过度充电状态下，电池温度上升后能量将过剩，于是电解液分解而产生气体，因内压上升而导致有发火或破裂的危机；反之，在过度放电的状态下，电解液因分解导致电池特性劣化及充电次数降低，所以必须考虑充电、放电时的安全，确保特性劣化的防止。也正因为如此，针对锂电池的过充电、过放电、过流及短路的保护更显得重要，然而要保证各种保护功能的可靠性，其保护精度必须达到高的要求，因此对基准精度要求较高，兼顾电池供电的特性，还要满足低功耗、低工作电压的应用需求，延长电池的使用寿命。
现有的保护电路工作功耗大、精度相对较低，不能满足低功耗、低工作电压的应用需求。
现针对以上问题设计出一种双节锂电保护芯片的带隙基准电路。
发明内容
本发明的目的在于提供一种双节锂电保护芯片的带隙基准电路，具备自启动、低静态功耗、低工作电压的带隙基准电路；能够同时实现高精度带隙基准电压，与满足锂电保护低功耗，低工作电压的应用要求的优点，解决了带隙基准电压精度不高与锂电保护高功耗的问题。
为达到上述目的，本发明采用如下技术方案：一种双节锂电保护芯片的带隙基准电路，包括启动电路单元、低压差线性稳压器单元、运算放大器电路单元、带隙电路单元；
所述启动电路单元包括MP1、MP2、MP3三个PMOS管，MN1、MN2、MN3三个NMOS管，以及电容C1；
所述MP1与MN1的栅极均连接到VSS，MP1与MN1、MN2的漏极均与MP2、MN3的栅极控制连接，MN2栅极接基准跟随信号VREF0，MP2、MN3的漏极输出与MP3栅极控制连接，电容C1的一端与MN3的漏极相连接，另一端与MN3的源极、基极相连接，MP3的漏极与运算放大器电路单元的正向输入端VP相连；
低压差线性稳压器单元包括MP4、MP5、MP6、MP7、MP8五个PMOS管，MN4、MN5、MN6、MN7、MN8、MN9、MN10七个NMOS管，电阻R1，电容C2；
所述MP4、MP5连接成电流镜像负载，MN4、MN5为连接成差分对，MP4、MP5的栅极与MN4的漏极相连接，MN4的栅极连接VREF0，MP5的栅极连接VREF；
所述MN6的漏极与MN4、MN5控制连接，所述MN6的栅极连接VBIASN；
MP6漏极接电阻R1，MP6漏极通过电容C2与MP5、MN5、MN7的漏极相连接，所述MN7栅极与MP1、MN1漏极连接；
运算放大器电路单元包括MP9、MP10、MP11、MP12四个PMOS管，MN11、MN12、MN13三个NMOS管，电阻R2，电容C3；
MP9、MP12栅极连接VBIASP，MP9的漏极与由MP10、MP11构成AMP的差分对的源极相连接，MP10、MP11栅极分别连接VN、VP，MP10、MP11的基极连接VDD，MN11、MN12组成电流镜负载，且其栅极与MN11漏极相连接，所述MN11的漏极、MN12的漏极分别一一对应与MP10的漏极、MP11的漏极相连接，所述电阻R2一端与MN12的漏极、MN13的栅极相连接，其另一端串联电容C3后与MP12的漏极、MN13的漏极以及VREF相连接；
所述带隙电路单元包括Q1、Q2两个三极管，R3、R4、R5三个电阻，C4一个电容；
所述Q1与Q2的基极连接，并与基准VREF、电容C4相连接，Q1发射极连接电阻R5一端，R5另一端与运放正向输入端的VP连接后串接R3的一端，Q2发射极连接运放负向输入端的VN后与电阻R4一端相连接，R3、R4、电容C4的另一端共同连接到VSS。
进一步的，MN7漏极用于电路启动时开启提供偏置电流。
进一步的，启动电路单元为START-CIRCUIT、低压差线性稳压器单元为LDO、运算放大器单元为AMP、带隙电路单元为BANDGAP。
进一步的，启动电路单元用于接收电路启动的上电信号，并产生控制LDO的控制信号。
进一步的，产生基准跟随信号VREF0控制启动电路MN2开启，关闭启动电路，从而带隙基准电路进入正常工作模式。
进一步的，运算放大器单元用于输出高电平的VREF驱动带隙电路三极管Q1、Q2基极。
本发明与现有技术相比具有的有益效果是：
1.电路上电时自启动，无需额外偏置电路提供电流，同时可选择不同的电阻R1的值，调节电路静态功耗，满足电路对低功耗的需求，电路中没有cascade结构，能保证电路在低的工作电压下(1.5V)输出正常。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1为本发明启动电路和LDO电路；
图2为本发明AMP电路和带隙电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参照图1-2，一种双节锂电保护芯片的带隙基准电路，包括启动电路单元、低压差线性稳压器单元、运算放大器电路单元、带隙电路单元；
其特征在于所述启动电路单元包括MP1、MP2、MP3三个PMOS管，MN1、MN2、MN3三个NMOS管，以及电容C1；
所述MP1与MN1的栅极均连接到VSS，MP1与MN1、MN2的漏极均与MP2、MN3的栅极控制连接，MN2栅极接基准跟随信号VREF0，MP2、MN3的漏极输出与MP3栅极控制连接，电容C1的一端与MN3的漏极相连接，另一端与MN3的源极、基极相连接，MP3的漏极与运算放大器电路单元的正向输入端VP相连；
低压差线性稳压器单元包括MP4、MP5、MP6、MP7、MP8五个PMOS管，MN4、MN5、MN6、MN7、MN8、MN9、MN10七个NMOS管，电阻R1，电容C2；
所述MP4、MP5连接成电流镜像负载，MN4、MN5为连接成差分对，MP4、MP5的栅极与MN4的漏极相连接，MN4的栅极连接VREF0，MP5的栅极连接VREF；
所述MN6的漏极与MN4、MN5控制连接，所述MN6的栅极连接VBIASN；
MP6漏极接电阻R1，MP6漏极通过电容C2与MP5、MN5、MN7的漏极相连接，所述MN7栅极与MP1、MN1漏极连接；
运算放大器电路单元包括MP9、MP10、MP11、MP12四个PMOS管，MN11、MN12、MN13三个NMOS管，电阻R2，电容C3；
MP9、MP12栅极连接VBIASP，MP9的漏极与由MP10、MP11构成AMP的差分对的源极相连接，MP10、MP11栅极分别连接VN、VP，MP10、MP11的基极连接VDD，MN11、MN12组成电流镜负载，且其栅极与MN11漏极相连接，所述MN11的漏极、MN12的漏极分别一一对应与MP10的漏极、MP11的漏极相连接，所述电阻R2一端与MN12的漏极、MN13的栅极相连接，其另一端串联电容C3后与MP12的漏极、MN13的漏极以及VREF相连接；
所述带隙电路单元包括Q1、Q2两个三极管，R3、R4、R5三个电阻，C4一个电容；
所述Q1与Q2的基极连接，并与基准VREF、电容C4相连接，Q1发射极连接电阻R5一端，R5另一端与运放正向输入端的VP连接后串接R3的一端，Q2发射极连接运放负向输入端的VN后与电阻R4一端相连接，R3、R4、电容C4的另一端共同连接到VSS。
MN7漏极用于电路启动时开启提供偏置电流。
启动电路单元为START-CIRCUIT、低压差线性稳压器单元为LDO、运算放大器单元为AMP、带隙电路单元为BANDGAP。
启动电路单元用于接收电路启动的上电信号，并产生控制LDO的控制信号。
产生基准跟随信号VREF0控制启动电路MN2开启，关闭启动电路，从而带隙基准电路进入正常工作模式。
运算放大器单元用于输出高电平的VREF驱动带隙电路三极管Q1、Q2基极。
双节锂电保护芯片的带隙基准电路设有启动电路(START-CIRCUIT)、低压差线性稳压器(LDO)、两级密勒补偿运算放大器(AMP)、带隙电路(BANDGAP)。
电路上电时启动电路先工作，产生控制信号控制LDO工作，提供电路偏置电流，同时运算放大器开始工作，输出高电平的VREF驱动带隙电路三极管Q1、Q2基极，经过最终电路反馈调整得到稳定输出VREF，同时基准跟随信号VREF0控制启动电路MN2开启，关闭启动电路，从而带隙基准电路进入正常工作模式。
电路上电后无需外部提供偏置电流，启动电路开始工作，MN7开启将LDO模块MP6栅极电位拉低，MP6开启为电路提供自启动时偏置电流，同时运放开始工作，VREF输出高电平，控制带隙基准模块三极管Q1、Q2基极，最后通过正反馈VP、负反馈VN的作用，将基准稳定在我们需要的输出值，基准跟随信号VREF0控制MN2导通，将启动电路关闭，电路进入正常工作模式，此时偏置电流大小取决于基准与电阻R1的比值，在保证基准输出固定的前提下，调节R1的值可调整系统的偏置电流，实现低功耗要求。
启动电路单元中MP1、MN1栅极连接到VSS，漏极输出与MN2漏极连接控制MP2、MN3的栅极，MN2栅极接基准跟随信号VREF0控制启动电路的工作状态，MP2、MN3的漏极输出控制MP3栅极和电容C1，MP3漏极与运放正向输入端VP相连；
低压差线性稳压器单元中MP4、MP5组成电流镜负载，MN4、MN5为LDO模块差分对，MN6控制差分对功耗大小，MN7栅极与MP1、MN1漏极连接，电路启动时开启提供偏置电流，MP6漏极接电阻R1调节稳定输出时偏置电流大小，C2跨接在MP6栅漏之间，为密勒补偿电容；
运算放大器电路单元中MP9、MP12决定运放电流大小，MP10、MP11为AMP的差分对，MN11、MN12组成电流镜负载，R2、C3组成带调零电阻的密勒补偿，MN13、MP12为共源级放大；
在带隙电路单元中，Q1、Q2基极连接基准VREF、电容C4，Q1发射极连接电阻R5一端，R5另一端与R3一端相连后连接到运放正向输入端，Q2发射极连接电阻R4一端后连接到运放负向输入端，R3、R4、电容C4另一端共同连接到地。
电路工作原理：电路上电后，启动电路开始工作，MN2漏端的电位先升高，MN3开启，把MP3的栅极电位拉低，从而MP3开启，VP电位升高；同时MN7开启，将MP6栅极电位拉低，MP6开启，偏置电流开始建立，运放开始工作；VREF升高，LDO开始工作，VREF0跟随VREF逐渐升高，MN2开启，MN2漏端电压被拉低，MP3栅极电位升高，MP3关闭，同时MN7关闭，启动电路工作结束，电路进入正常工作态直到基准达到稳定输出，偏置电流可调节R1的大小获得不同的需求值；实际应用中取R3＝R4，基准电压可根据下
面公式得出：
VREF＝Vbe1+VT*lnK(1+R3/R5) -----(1)
IBIAS＝VREF/R1 -----(2)
其中Vbe1是Q1的PN节电压，VT为热电压，K为Q1与Q2个数比，实际应用中VREF＝1.2V左右，R1的取值为几M级别，设置偏置电流可以实现nA级别，满足低功耗的应用需求。
IBIAS为基准模块的偏置电流，可以根据需要合理设置其大小，满足低功耗的应用，其它电路模块通过连接VBIASN或是VBIASP，可以设置其电流和IBIAS的比例关系。其中VBIASP，VBIASN为偏置电压，可以外接到其他电路模块，这样其他电路模块可以镜像基准模块的基准电流。
本发明未详述之处，均为本领域技术人员的公知技术。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (5)
1.一种双节锂电保护芯片的带隙基准电路，包括启动电路单元、低压差线性稳压器单元、运算放大器电路单元、带隙电路单元；
其特征在于所述启动电路单元包括MP1、MP2、MP3三个PMOS管，MN1、MN2、MN3三个NMOS管，以及电容C1；
所述MP1与MN1的栅极均连接到VSS，MP1与MN1、MN2的漏极均与MP2、MN3的栅极控制连接，MN2栅极接基准跟随信号VREF0，MP2、MN3的漏极输出与MP3栅极控制连接，电容C1的一端与MN3的漏极相连接，另一端与MN3的源极、衬底 相连接，MP3的漏极与运算放大器电路单元的正向输入端VP相连；
低压差线性稳压器单元包括MP4、MP5、MP6、MP7、MP8五个PMOS管，MN4、MN5、MN6、MN7、MN8、MN9、MN10七个NMOS管，电阻R1，电容C2；
所述MP4、MP5连接成电流镜像负载，MN4、MN5为连接成差分对，MP4、MP5的栅极与MN4的漏极相连接，MN4的栅极连接VREF0，MP5的栅极连接VREF；
所述MN6的漏极与MN4、MN5控制连接，所述MN6的栅极连接VBIASN；
MP6漏极接电阻R1，MP6漏极通过电容C2与MP5、MN5、MN7的漏极相连接，所述MN7栅极与MP1、MN1漏极连接；
运算放大器电路单元包括MP9、MP10、MP11、MP12四个PMOS管，MN11、MN12、MN13三个NMOS管，电阻R2，电容C3；
MP9、MP12栅极连接VBIASP，MP9的漏极与由MP10、MP11构成AMP的差分对的源极相连接，MP10、MP11栅极分别连接VN、VP，MP10、MP11的衬底 连接VDD，MN11、MN12组成电流镜负载，且其栅极与MN11漏极相连接，所述MN11的漏极、MN12的漏极分别一一对应与MP10的漏极、MP11的漏极相连接，所述电阻R2一端与MN12的漏极、MN13的栅极相连接，其另一端串联电容C3后与MP12的漏极、MN13的漏极以及VREF相连接；
所述带隙电路单元包括Q1、Q2两个三极管，R3、R4、R5三个电阻，C4一个电容；
所述Q1与Q2的基极连接，并与基准VREF、电容C4相连接，Q1发射极连接电阻R5一端，R5另一端与运放正向输入端的VP连接后串接R3的一端，Q2发射极连接运放负向输入端的VN后与电阻R4一端相连接，R3、R4、电容C4的另一端共同连接到VSS。
2.根据权利要求1所述的双节锂电保护芯片的带隙基准电路，其特征在于：MN7漏极用于电路启动时开启提供偏置电流。
3.根据权利要求1所述的双节锂电保护芯片的带隙基准电路，其特征在于：启动电路单元用于接收电路启动的上电信号，并产生控制LDO的控制信号。
4.根据权利要求1所述的双节锂电保护芯片的带隙基准电路，其特征在于：低压差线性稳压器单元用于提供电路偏置电流，启动运算放大器；产生基准跟随信号VREF0控制启动电路MN2开启，关闭启动电路，从而带隙基准电路进入正常工作模式。
5.根据权利要求1所述的双节锂电保护芯片的带隙基准电路，其特征在于：运算放大器单元用于输出高电平的VREF驱动带隙电路三极管Q1、Q2基极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110615192.7A CN113342104B (zh) | 2021-06-02 | 2021-06-02 | 一种双节锂电保护芯片的带隙基准电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110615192.7A CN113342104B (zh) | 2021-06-02 | 2021-06-02 | 一种双节锂电保护芯片的带隙基准电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113342104A CN113342104A (zh) | 2021-09-03 |
| CN113342104B true CN113342104B (zh) | 2022-05-13 |
Family
ID=77473026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110615192.7A Active CN113342104B (zh) | 2021-06-02 | 2021-06-02 | 一种双节锂电保护芯片的带隙基准电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113342104B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113778160B (zh) * | 2021-09-14 | 2022-08-23 | 无锡英迪芯微电子科技股份有限公司 | 一种无基准自启动的线性稳压器 |
| CN118092569B (zh) * | 2024-04-22 | 2024-07-12 | 深圳贝特莱电子科技股份有限公司 | 高电压、宽输入、低压差的自启动线性稳压器及电子产品 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102117088A (zh) * | 2011-01-25 | 2011-07-06 | 成都瑞芯电子有限公司 | 一种适用于两节锂电池保护芯片cmos基准源 |
| CN102289243A (zh) * | 2011-06-30 | 2011-12-21 | 西安电子科技大学 | Cmos带隙基准源 |
| CN203950240U (zh) * | 2014-07-18 | 2014-11-19 | 周国文 | 改良型数模混合电路的带隙基准源 |
| CN110362144A (zh) * | 2019-08-16 | 2019-10-22 | 电子科技大学 | 基于指数补偿的低温漂高电源抑制比带隙基准电路 |
-
2021
- 2021-06-02 CN CN202110615192.7A patent/CN113342104B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102117088A (zh) * | 2011-01-25 | 2011-07-06 | 成都瑞芯电子有限公司 | 一种适用于两节锂电池保护芯片cmos基准源 |
| CN102289243A (zh) * | 2011-06-30 | 2011-12-21 | 西安电子科技大学 | Cmos带隙基准源 |
| CN203950240U (zh) * | 2014-07-18 | 2014-11-19 | 周国文 | 改良型数模混合电路的带隙基准源 |
| CN110362144A (zh) * | 2019-08-16 | 2019-10-22 | 电子科技大学 | 基于指数补偿的低温漂高电源抑制比带隙基准电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113342104A (zh) | 2021-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108803761B (zh) | 一种含有高阶温度补偿的ldo电路 | |
| CN113342104B (zh) | 一种双节锂电保护芯片的带隙基准电路 | |
| CN1848019B (zh) | 恒压电源电路和测试恒定电压源的方法 | |
| CN108803764B (zh) | 一种快速瞬态响应的ldo电路 | |
| CN109164861A (zh) | 一种快速瞬态响应的低压差线性稳压器 | |
| CN102609031B (zh) | 一种高度集成的低功耗基准源 | |
| CN109710017B (zh) | 一种低压差线性稳压器系统 | |
| CN110320954B (zh) | 一种基于凹凸曲率补偿的低温漂带隙基准电路 | |
| WO2020233382A1 (zh) | 一种低温漂极低功耗线性稳压器 | |
| CN113672024B (zh) | 一种应用于低功耗ldo的漏电流补偿电路及方法 | |
| CN101901019A (zh) | 一种高压恒流启动的内部电源电路 | |
| CN208752489U (zh) | 一种电池管理芯片中的电源管理电路 | |
| CN102117088B (zh) | 一种适用于两节锂电池保护芯片cmos基准源 | |
| CN113568466B (zh) | 一种低压差线性稳压器ldo上电电路 | |
| CN108879881B (zh) | 一种双向线性充电电路及快速充电芯片 | |
| CN113359918B (zh) | 一种可输出低噪声和高psrr的ldo电路 | |
| CN215219541U (zh) | 一种噪声滤波电路及低压差线性稳压器 | |
| CN117130420B (zh) | 快速启动与低通滤波器电路 | |
| CN106249795A (zh) | 一种浮动输出的ldo电路 | |
| CN117539311A (zh) | 具有自偏置电荷泵结构的nmos低压差线性稳压器 | |
| CN108390550B (zh) | 一种控制导通时间的调整电路 | |
| CN211207200U (zh) | 一种高电源抑制比基准电路 | |
| CN114583800A (zh) | 一种基于薄栅氧工艺，带反接保护的高压线性充电电路 | |
| CN113741609B (zh) | 一种输出电压可调及瞬态响应快速的ldo电路 | |
| CN113741604A (zh) | 一种低功耗且快速瞬态响应的数控ldo电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |