CN113341814A - 无人机飞行控制计算机评估系统 - Google Patents

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Abstract

本发明提供了一种无人机飞行控制计算机评估系统，包括主处理器、协议解析单元A、协议解析单元B以及光模块；光模块用于收发链路信号，并完成光电信号转变；协议解析单元A采用协议芯片作为控制器实现电信号FC‑AE‑1553传输协议解析，用来评估专用接口芯片实现FC‑AE‑1553效果；协议解析单元B选取带有GTX收发器接口的FPGA作为总线协议实现电信号FC‑AE‑1553传输协议解析用来评估用IP核实现FC‑AE‑1553接口的效果；主处理器用于获取协议解析后的无人机飞行控制数据进行数据运算。本发明具有运算能力强大、接口协议先进的特点，满足高空太阳能无人机飞行控制计算机的评估要求。

Description

无人机飞行控制计算机评估系统
技术领域
本发明涉及无人机技术领域，具体涉及一种无人机飞行控制计算机评估系统。
背景技术
太阳能无人机是具有重大战略意义和广泛应用价值的飞行器，可执行应急通讯，气象研究、灾害监测、互联网服务等任务的特点。目前的太阳能无人机采用POWERPC，运算能力较弱，通讯接口采用RS422，速率较低；随着技术的发展，信息量越来越大，亟需研制新的无人机用的完全自主可控飞行控制计算机。为了降低研发成本，设计无人机飞行控制计算机评估系统，通讯接口采用FC-AE-1553光纤传输协议。通过评估系统，可以评价飞行控制计算性能，还可裁剪后作为无人机飞行控制计算机硬件平台。
因此，如何提供一种运算能力强大、接口速度更高的无人机飞行控制计算机评估系统是本领域技术人员亟需解决的问题。
发明内容
有鉴于此，本发明提供了一种无人机飞行控制计算机评估系统，具有产品完全自主可控、运算能力强大、接口协议先进的特点，满足高空太阳能无人机完全自主可控飞行控制计算机的评估要求。
为了实现上述目的，本发明采用如下技术方案：
一种无人机飞行控制计算机评估系统，包括主处理器、协议解析单元A、协议解析单元B以及光模块；其中，
所述光模块用于收发链路信号，并完成光电信号转变；
协议解析单元A采用协议芯片作为控制器实现电信号FC-AE-1553传输协议解析；
协议解析单元B选取带有GTX收发器接口的FPGA作为总线协议实现电信号FC-AE-1553传输协议解析；
所述主处理器用于获取协议解析后的无人机飞行控制数据进行数据运算。
优选的，所述主处理器采用DSP，所述协议芯片和所述FPGA均通过EMIF接口与DSP相连。
优选的，所述FPGA的时钟电路包括：连接到FPGA片内全局时钟管理资源的系统时钟，以及GTX收发器中Serdes控制器需求的差分时钟。
优选的，所述FPGA通过EMIF接口进行主处理器的电源上电顺序控制和复位控制。
优选的，所述协议芯片的时钟电路包括：系统时钟，FC_PHY模块差分时钟以及PCIePHY模块差分时钟；其中，
PCIe PHY模块差分时钟与DSP的PCIe时钟接口同源，通过时钟发生器内部PLL对参考时钟做倍频处理，产生两路100MHz的差分时钟，分别连接至主处理器及协议芯片的PCIE参考时钟输入；
系统时钟的参考电平为VDDIO电平，FC_PHY模块差分时钟采用25MHz差分晶振输入作为外部参考时钟。
优选的，所述协议芯片包括EMIF接口、SPI接口及PCIe接口，均与主处理器相连；其中，
通过EMIF接口实现对协议芯片的状态配置和数据收发，接口信号包括地址线、数据线、字节使能、时钟信号、片选信号与读写信号；
通过SPI接口实现主处理器对协议芯片内部寄存器的读写和数据收发；主处理器通过GPIO模拟实现SPI接口对接，在使用SPI接口时，EMIF接口配置为异步模式；
通过PCIe接口实现寄存器读写和数据收发；在使用PCIe接口时，EMIF接口需配置为异步模式。
优选的，所述协议芯片通过一路双冗余网线网络高速串行接口与光模块相连实现协议通信。
优选的，所述光模块采用单纤双向收发一体模块，连接无人机飞行控制光纤网络。
优选的，光纤通讯选用FC-AE-1553协议。
经由上述的技术方案可知，与现有技术相比，本发明的有益效果包括：
无人机用的飞行控制计算机评估系统不同于普通的计算机。体现在以下几点：
评估系统设计了专用接口芯片和FPGA两种接口实现方式，使得电路搭建结构更具有广普适用性；为了评估的全面性采用两种方案：专用接口芯片和在FPGA中集成专用IP核，设计完成的评估系统能够满足飞行控制、功耗和国产化等功能要求，运算速度、传输速率等性能要求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图；
图1为本发明实施例提供的一种无人机飞行控制计算机评估系统的功能框图；
图2为本发明实施例提供的一种无人机飞行控制计算机评估系统的连接结构图；
图3为本发明实施例提供的DSP时钟信号器接口图；
图4为本发明实施例提供的DSP的主PLL输入时钟电路图；
图5为本发明实施例提供的DSP的DDRPLL输入时钟电路图；
图6为本发明实施例提供的DSP的PASSPLL输入时钟电路图；
图7为本发明实施例提供的DSP的DDR3电路图；
图8为本发明实施例提供的DSP电源电路中线性稳压器电路图；
图9为本发明实施例提供的DSP电源上电顺序图；
图10为本发明实施例提供的FPGA系统时钟电路图；
图11为本发明实施例提供的GTX时钟输入电路图；
图12为本发明实施例提供的FPGAJTAG电路图；
图13为本发明实施例提供的FPGA配置FLASH电路图；
图14为本发明实施例提供的协议芯片电源电路图；
图15为本发明实施例提供的协议芯片系统时钟电路图；
图16为本发明实施例提供的协议芯片FC参考时钟电路图；
图17为本发明实施例提供的协议芯片PCIE时钟电路图；
图18为本发明实施例提供的协议芯片EMIF接口电路图；
图19为本发明实施例提供的协议芯片SPI接口电路图；
图20为本发明实施例提供的协议芯片PCIe接口电路图；
图21为本发明实施例提供的光模块外围电路图；
图22为本发明实施例提供的协议芯片与光模块连接电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本实施例公开的一种无人机飞行控制计算机评估系统，该飞行控制计算机评估系统通过主干网络FC-AE-1553总线与其他的机载设备和传感器进行通信，担任网络控制器(NC)角色，负责整个无人机飞行系统数据交换的发起者与组织者，其他机载设备和传感器充当网络终端(NT)角色。飞行控制计算机评估系统充分考虑自主可控的设计需求，均选用国产化软硬件完成。主控CPU选用8核DSP，采取两种不同的光纤协议实现方式，一是使用专用的协议芯片实现FC-AE-1553总线协议，二是使用可编程逻辑器件FPGA完成光纤总线协议设计。
参见图1，本实施例提供的无人机飞行控制计算机评估系统，包括主处理器、协议解析单元A、协议解析单元B以及光模块；光模块用于收发链路信号，并完成光电信号转变；协议解析单元A采用协议芯片作为控制器实现电信号FC-AE-1553传输协议解析；协议解析单元B选取带有GTX收发器接口的FPGA作为总线协议实现电信号FC-AE-1553传输协议解析；主处理器用于获取协议解析后的无人机飞行控制数据进行数据运算。
FC-AE-1553协议的实现包括以下两种方案。方案一是采用专用的FT-AE-1553协议芯片实现接口，方案二是使用可编程逻辑器件作为控制器实现FC-AE-1553总线。方案二使用FPGA作为控制器实现协议，优点在于总线逻辑更改方便，可升级。采取FPGA实现FC-AE-1553协议的设计难度大于使用协议芯片的方案，需要深入了解总线协议。本实施例用于地面验证无人机飞线控制计算机平台，因此，在总线通信协议的实现方案上，同时选择两种方案实现。同时，将协议芯片连接端口均与DSP相连。
系统主要功能要求如下：
系统总线方案满足高实时、高带宽、高可靠、低损耗等需求，满足计算平台指令下达和各传感器信息反馈的实时性要求。
系统总线为应答式，计算平台充当NC角色。但除了计算平台可收到其他设备的上行反馈信息外，能源设备也能收到其他能源设备的反馈信息，任务管理机等可接受各传感器的反馈信息。
硬件平台技术指标如下：
CPU浮点运算能力：>＝1GFLOP；
设备间光纤传输通道：2；
总线每个设备节点具备FC总线冗余路数：2；
总线传输距离：>＝100m；
总线传输速率：>＝1Gbps。
在一个实施例中，选择DSP作为主处理器，DSP芯片的特点运算速度高、寻址方式灵活、通信机制强大，适用于处理数据量低但算法结构复杂的任务。
在一个实施例中，无人机用完全自主可控飞行控制计算机评估系统采用DSP+ASIC的整体结构如所示，使用DSP作为主处理器，负责飞行控制软件和相关算法的运行。选用专用协议芯片作为控制器实现FC-AE-1553协议，TFC1553系列协议芯片支持EMIF接口，通过EMIF与DSP相连。选取带有GTX收发器接口的FPGA作为总线协议实现的另一种方案，FPGA与DSP之间通过EMIF接口连接，同时负责DSP处理器的电源上电顺序控制和复位控制。
光模块主要完成光电信号转变，光模块连接无人机飞行控制光纤网络中具有光纤接口的各类传感器和设备，用于收发无人机飞行控制光纤网络的链路信号。
参见图2，为DSP与协议芯片、FPGA的硬件连接关系电路图。具体说明如下：
一、DSP电路设计
本实施例中采用M6678多核DSP作为主处理器，每片含有8颗DSP内核，每个内核工作频率1～1.25GHz，从功能上主要分为8部分：CorePac内核、核外存储系统、互连网络、高速接口、低速接口、集成外设、全局控制寄存器、自举复位。DSP支持定点和浮点运算，定点运算性能32GMAC/s@1GHz，浮点运算性能16GFLOPS@1GHz。DSP外围电路主要包括时钟电路、电源电路、存储电路和配置电路。
参见图3，DSP时钟电路图。
在本系统中，DSP所需输入时钟包括用于系统主PLL的SYSCLK，用于DDR3高速外设接口参考时钟的DDRCLK，用于PCIE高速外设接口差分参考时钟的PCIEREFCLKP/N，以及用于PCIE部件工作的时钟输入PASSCLK。
在FT-M6678时钟系统中，时钟信号经由外部引脚输入PLL锁相环，通过软件编程配置PLL控制寄存器值，为系统提供灵活多变的时钟信号，时钟电路主要涉及到主PLL、DDRPLL以及PASSPLL等PLL控制器。
计选用的FLASH型号为SM25QU256MX，Nomal read时钟频率最大为83MHz，SCK不能超过此频率，配置PM系数为01，根据公式，SPI时钟频率为系统时钟的16分频。如图4所示，本实施例主PLL晶振输入为25MHz，配置主PLL寄存器，内部主时钟上电启动频率为800MHz，配置BOOTMODE[11:8]为1100，SCK频率为50MHz，满足FLASH时钟频率要求。
如图5所示，DDRCLK为25MHz的晶振输入，故配置DDR PLL控制寄存器的倍频系数PLLM，分频系数PLLD、POSTDIV1及POSTDIV2，使PLL的输出时钟DDRPLL_FOUTPOSTDIV为800MHz。
PASS PLL用于PCIe、SRIO、GMAC等高速部件提供时钟，如图6所示，本次设计采用25MHz的晶振输入作为PASS PLL输入时钟PASSCLK，通过配置其倍频分频系数，得到符合PCIe部件要求的时钟。
参见图7为DSP存储电路图。
多核DSP作为高性能处理平台，资源丰富，功能较多，程序也较为庞大，因此需要外接高速大容量RAM作为程序运行支持。本实施例DSP集成了片外大容量DDR3接口及DDR3存储控制器，本实施例为DSP共配置了5片DDR3存储芯片SM41J256M16M。DDR3接口与芯片的连接方法如下图所示。
VTT电源采用DDR存储器端接匹配专用的电源芯片SM51200DRCR，支DDR3存储器终端，输入电压VIN范围为2.375V至3.5V。
参见图8为DSP电源电路图。
系统采用12V单电源供电，核心器件DSP所需电压包括0.9V、1.5V、1.8V和3.3V。
内核电压VDD，选用电压芯片SM4630，SM4630是一款双输出电源模组，输入电压范围4.5V至15V，可输出0.6V至5.3V电压，双路输出电流18A，可双通道并联输出单路36A电流。SM4630输出电压由VFB引脚与地之间接入的电阻RFB决定，根据输出电压公式，调压电阻阻值为120.8KΩ，电路输出0.9V电压，最大可输出电流为18A。
VDD18为数字IO提供电源，VDDQ为DSP的DDR3接口IO电源。选用四通道电源模组芯片SM4644，输入电压范围4V至14V，输出电压0.6V至5.5V，每路可提供4A电流，输出可并联形成16A大电流输出阵列。
根据输出电压公式，可得数字IO电源输出通道应选用30.2KΩ的精密电阻，DDR IO电源输出通道应接40.2KΩ的精密电阻。
VDDP给SERDES内核供电，VDDP15给SERDES IO供电，选用SM74401实现。SM74401是一款低压差线性稳压器LDO，可调整输出电压范围0.8V至3.6V，最大输出电流为3A，最大输出电流时漏失电压为300mV，SM74401可利用外接电容实现不同的软起动时间，且不需要外接电容即可稳定输出。
SM74401电压输出计算公式如下：
VOUT＝VREF×(1+R1/R2)
VREF为0.8V，VDDP15输出电压1.5V，因此对于VDDP15电压输出电路，R1选用3.7KΩ与330Ω串联，R2选用4.7KΩ。对于VDDP电压输出电路，R1选用470Ω，R2选用3.7KΩ。
参见图9，FT-M6678芯片在系统上电时可内核先于IO上电，也可IO先于内核上电，推荐上电顺序如下所示，本实施例采用此上电顺序。
DSP上电顺序采用FPGA控制，电源芯片具备上电使能控制和上电完成信号输出，具体上电顺序设计如下DSP的IO先于内核上电，IO电压稳定后，内核上电使能，最后对VDDQ和VDDP电源上电。
FT-M6678内部集成JTAG接口，用于芯片的边界扫面测试和用户程序的仿真调试，JTAG接口电平为1.8V LVCMOS，仿真器使用3.3V电平，采用SMAVC4T2454bit双电源双向总线收发器，VCCA采用1.8V供电，VCCB为3.3V供电，TMS、TDI、TCK在总线接收器输入端接上拉电阻，复位引脚TRST外接下拉电阻，保证在仿真器未连接时，DSP相应引脚电平状态的稳定。JTAG调试采用标准的14脚接头与仿真器连接，未使用管脚悬空处理。
二、FPGA电路设计
FPGA的时钟需求包括两部分，一是连接到FPGA片内全局时钟管理资源的系统时钟，二是GTX模块中Serdes控制器需求的差分时钟。FPGA的时钟电路设计如图10所示，GTX时钟输入电路设计如图11所示。
存储电路
本实施例为FPGA芯片配置两片DDR3芯片，型号为SM41J256M16M，共拓展了1GB的存储空间。设计共用到4个bank，其中bank32、bank13分别连接DDR芯片1和2的地址、时钟和控制信号线，bank33、bank12分别连接到DDR芯片1和2的数据、数据选通和数据掩码信号线。
电源电路
FPGA芯片需要的工作电压包括：VCCINT内核电压1.0V、VCCAUX辅助电压1.8V、1.0V的GTX发送器和接收器电路的模拟电源电压、1.2V的VMGTAVCC GTX发送器和接收器终端电路的模拟电源电压、以及VCCO可变IO电压的1.8V、2.5V、3.3V电压。
配置电路
FPGA支持多种配置方式，可通过BANK0上的引脚M[2:0]决定其逻辑代码配置模式。JTAG模式属于工程调试模式，可在线配置和调试逻辑代码，但无法存储逻辑代码。主SPI模式是目前使用最广泛的配置模式，该模式接线简单，通常与JTAG模式一同设计，JTAG模式在线调试好逻辑代码后，将逻辑代码存储在SPI存储器中，以后FPGA上电后就会自动载入存储器中的逻辑代码。本实施例采用主SPI模式与JTAG模式共同设计。主SPI接口设计如图12所示。
配置BANK电压由BANK0上的CFGBVS电平状态提供，本次设计CFGBVS引脚电平为高，因此配置电压为3.3V，与JTAG接口电压保持一致，无需进行信号电平转换。JTAG接口设计如图13所示。
三、协议芯片电路设计
本实施例选用协议芯片适合于总线式光纤网络拓扑结构，具有多种工作模式，可根据外部管脚或内部寄存器配置不同的工作模式，实现了高可靠、强实时的数据传输功能。其电路设计主要包括电源电路、时钟电路以及接口设计
电源电路
协议芯片正常工作电压包括1.2V内核电压、1.8V数字IO电源、用于Serdes的1.2V和2.5V电压、用于PLL的1.2V和2.5V电压。使用一片4通道电源SM4644，其中通道1和通道2产生协议芯片的内核电源及IO电源。其余电源均通过LDO稳压芯片产生，具体设计如图14所示。
时钟电路
协议芯片所需时钟包括系统时钟SYS_CLK，FC_PHY模块时钟FC_REFCLKP/N以及PCIe PHY差分时钟PCIe_CLKP/N。其中，PCIe时钟要求与DSP的PCIe时钟接口同源，系统时钟的参考电平为VDDIO电平，设计时需考虑电平匹配。
系统时钟电路图如图15所示，系统时钟频率为20MHz，VCC采用1.8V供电，与IO端口电平匹配。
FC_REFCLKP/N差分时钟设计如下图所示，光纤网络接口外部参考时钟为25MHz或125MHz，课题选用25MHz差分晶振输入作为外部参考时钟，电路图如图16所示，采用2.5V电压供电。
PCIE使用高速差分总线，与PCI相比信号线更少，可靠性更高。DSP集成PCIE高速接口，支持双模工作模式，其主要特点包括支持x1/x2/x4串行接口，支持GEN1、GEN2传输速率。PCIE使用系统时钟SYSCLK_333M以及片外差分时钟PCIEREFCLK。系统时钟由PASS PLL产生，片外差分时钟频率为100MHz。
SM9FG108可通过内部PLL对参考时钟做倍频处理，产生八路100～400MHz的差分时钟输出，输出时钟兼容PCIE、SATA等系统。选用该芯片产生两路100MHz的差分时钟，分别连接至DSP及协议芯片的PCIE参考时钟输入，如图17所示。
接口设计
协议芯片提供EMIF接口、SPI接口及PCIe接口，可与多种处理器适配，课题选择将接口均与DSP相连，尽可能实现高可靠、强实时的数据传输。
EMIF接口设计
协议芯片提供32位宽的EMIF总线接口，通过EMIF接口可以实现对器件的状态配置和数据收发。接口信号包括地址线、数据线、字节使能、时钟信号、片选信号与读写信号等。器件EMIF接口可通过EMIF_MODE[1：0]引脚配置，配置模式如下表1所示。
表1 EMIF配置模式表
EMIF_MODE0 EMIF_MODE1 EMIF模式 EMIF采样模式
0 X 异步 /
1 0 同步 上升沿采样
1 1 同步 下降沿采样
协议芯片通过EMIF接口与DSP相连，其连接如图18所示。
SPI接口设计
协议芯片提供1路SPI接口，工作在slave模式。通过SPI接口，DSP可对芯片内部寄存器进行读写和数据收发。本实施例使用DSP的GPIO模拟实现SPI接口，在使用SPI接口时，EMIF接口需配置为异步模式，SPI接口电平为1.8V。
SPI接口的连接如图19所示。
PCle接口设计
协议芯片提供一路PCle接口，默认工作在EP模式，最大可支持Gen1x4，可通过连接DSP芯片，实现寄存器读写和数据收发。PCIe参考时钟的设计见时钟电路，PCle接口连接如下图所示。使用PCIe接口时，EMIF接口需配置为异步模式。PCIe接口为高速串行接口，需要AC电容耦合，耦合电容选用0.1uF容值，如图20所示。
光纤网络接口设计
协议芯片提供一路双冗余网线网络接口，包括CHA和CHB，光纤接口为两组高速SERDES光模块相连实现协议通信。
接口为高速串行接口，需进行交流耦合设计，耦合电容为0.1uF，放置在接收端。SERDES电平标准为CML，设计时需注意电平匹配。本实施例选用光模块为一款低功耗、高性能的单纤双向收发一体模块，传输上下行速率为2.5Gbps，光模块采用可插拔SC接口的SFF封装形式，模块体积小，重量轻，传输距离可达1km，采用3.3V直流供电，接口电平为CML标准，如图21所示。
协议芯片与光模块的连接如图22所示。
以上对本发明所提供的无人机飞行控制计算机评估系统进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种无人机飞行控制计算机评估系统，其特征在于，包括主处理器、协议解析单元A、协议解析单元B以及光模块；其中，
所述光模块用于收发链路信号，并完成光电信号转变；
协议解析单元A采用协议芯片作为控制器实现电信号FC-AE-1553传输协议解析；
协议解析单元B选取带有GTX收发器接口的FPGA作为总线协议实现电信号FC-AE-1553传输协议解析；
所述主处理器用于获取协议解析后的无人机飞行控制数据进行数据运算。
2.根据权利要求1所述的无人机飞行控制计算机评估系统，其特征在于，所述主处理器采用DSP，所述协议芯片和所述FPGA均通过EMIF接口与DSP相连。
3.根据权利要求1所述的无人机飞行控制计算机评估系统，其特征在于，所述FPGA的时钟电路包括：连接到FPGA片内全局时钟管理资源的系统时钟，以及GTX收发器中Serdes控制器需求的差分时钟。
4.根据权利要求1所述的无人机飞行控制计算机评估系统，其特征在于，所述FPGA通过EMIF接口进行主处理器的电源上电顺序控制和复位控制。
5.根据权利要求1所述的无人机飞行控制计算机评估系统，其特征在于，所述协议芯片的时钟电路包括：系统时钟，FC_PHY模块差分时钟以及PCIe PHY模块差分时钟；其中，
PCIe PHY模块差分时钟与DSP的PCIe时钟接口同源，通过时钟发生器内部PLL对参考时钟做倍频处理，产生两路100MHz的差分时钟，分别连接至主处理器及协议芯片的PCIE参考时钟输入；
系统时钟的参考电平为VDDIO电平，FC_PHY模块差分时钟采用25MHz差分晶振输入作为外部参考时钟。
6.根据权利要求1所述的无人机飞行控制计算机评估系统，其特征在于，所述协议芯片包括EMIF接口、SPI接口及PCIe接口，均与主处理器相连；其中，
通过EMIF接口实现对协议芯片的状态配置和数据收发，接口信号包括地址线、数据线、字节使能、时钟信号、片选信号与读写信号；
通过SPI接口实现主处理器对协议芯片内部寄存器的读写和数据收发；主处理器通过GPIO模拟实现SPI接口对接，在使用SPI接口时，EMIF接口配置为异步模式；
通过PCIe接口实现寄存器读写和数据收发；在使用PCIe接口时，EMIF接口需配置为异步模式。
7.根据权利要求1所述的无人机飞行控制计算机评估系统，其特征在于，所述协议芯片通过一路双冗余网线网络高速串行接口与光模块相连实现协议通信。
8.根据权利要求1所述的无人机飞行控制计算机评估系统，其特征在于，所述光模块采用单纤双向收发一体模块，连接无人机飞行控制光纤网络。
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