CN212207431U - 基于cpld的测试板接口电路 - Google Patents
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Abstract
本实用新型提供了一种基于CPLD的测试板接口电路，包括高速USB转多用途接口芯片、CPLD芯片和总线收发器芯片；其中，所述高速USB转多用途接口芯片连接有LDO稳压电路和USB Type‑C连接器；所述CPLD芯片连接有ESD静电保护器，并且通过总线与所述高速USB转多用途接口芯片和所述总线收发器芯片进行硬件电路连接；所述总线收发器芯片连接有PCBs用直角通孔式插头和3M 4护壁插头。通过对CPLD电路的编程来控制接口电路硬件上逻辑功能的实现，通过接口电路硬件上的功能响应来进行目标测试板的功能测试，测试速度更快，项目研发自主性更高。
Description
技术领域
本实用新型涉及接口电路技术领域，尤其涉及一种基于CPLD的测试板接口电路。
背景技术
目前在电子电路技术中，对于接口电路的应用很广泛，多数使用单片机，通过片上已有功能资源的使用，来针对测试板进行编程测试，但作为接口电路对目标测试板的功能满足很重要，尤其在自主研发的产品项目中，采用单片机作为接口电路进行功能测试的话，由于自主研发产品自主性强，而单片机自身功能的固化，就带来一定的局限性，所以进行功能测试可能需要使用多个不同的单片机才能实现，对项目开发周期影响较大，不适用于现在多数企业对于项目产品研发周期和产品功能实现的硬性要求。
实用新型内容
本实用新型的目的是为了满足现有技术中的不足，而提供一种基于CPLD的测试板接口电路。
为了实现上述目的，本实用新型采用如下技术方案：
基于CPLD的测试板接口电路，包括高速USB转多用途接口芯片、CPLD(即：复杂可编程逻辑逻辑器件)芯片和总线收发器芯片；其中，
所述高速USB转多用途接口芯片连接有LDO(即：Low Dropout低压差)稳压电路和USB Type-C连接器；
所述CPLD芯片连接有ESD静电保护电路，并且通过总线与所述高速USB转多用途接口芯片和所述总线收发器芯片进行硬件电路连接；
所述总线收发器芯片连接有PCBs用直角通孔式插头和3M 4护壁插头。
优选地，所述高速USB转多用途接口芯片的型号为FT2232HL-TRAY。
优选地，所述高速USB转多用途接口芯片设有OSIC引脚，通过连接有源的12MHZ晶振来设置所述高速USB转多用途接口芯片的时钟源。
优选地，所述高速USB转多用途接口芯片设有引脚VCCIO_1到VCCIO_4的供电电源，更优选地，所述供电电源输入端还通过并联的接口电源第一滤波电容、接口电源第二滤波电容、接口电源第三滤波电容和接口电源第四滤波电容接地。
优选地，所述高速USB转多用途接口芯片设有VPLL引脚，所述VPLL引脚通过LC滤波电路连接3.3V供电电压，给所述高速USB转多用途接口芯片的内部物理层锁相环供电。
优选地，所述高速USB转多用途接口芯片设有VPHY引脚，所述VPHY引脚通过LC滤波电路连接3.3V供电电压，给所述高速USB转多用途接口芯片的内置USB物理层供电。
优选地，所述高速USB转多用途接口芯片设有VREGIN引脚，所述VREGIN引脚连接3.3V的供电电压，并在该VREGIN引脚集成有1.8V的调压器。
更优选地，所述高速USB转多用途接口芯片设有VREGOUT引脚，所述VREGIN引脚集成的1.8V调压器通过所述VREGOUT引脚输出1.8V电压。
更优选地，所述高速USB转多用途接口芯片设有VCORE引脚，与所述VREGOUT引脚连通。
进一步地，所述VCORE引脚还通过并联的核心电源第一滤波电容，核心电源第二滤波电容，核心电源第三滤波电容，核心电源第四滤波电容接地。
优选地，所述高速USB转多用途接口芯片设有EECS引脚和EEDATA引脚，所述EECS引脚和EEDATA引脚均与EEPROM(即：带电可擦除可编程只读存储器)芯片连接。
更优选地，所述EEPROM芯片设有CS引脚，所述CS引脚与所述EECS引脚相连接。
更优选地，所述EEPROM芯片设有DI引脚，所述DI引脚与所述EEDATA引脚相连接。
优选地，所述高速USB转多用途接口芯片设有ADBUS0到ADBUS7，ACBUS0到ACBUS7，BDBUS0到BDBUS7，BCBUS0到BCBUS7的数据总线，进行数据、和/或信号的传输，更优选地，所述数据总线都串联有电阻。
优选地，所述高速USB转多用途接口芯片的ADBUS0到ADBUS4的数据总线通过串联电阻连接有十针连接插件，更优选地，所述ADBUS4数据总线还连接3.3V供电电压，并通过串联电阻接地。
更优选地，所述十针连接插件的型号为2302-10-M1-50-1.1-9.5。
优选地，所述LDO稳压电路的主芯片型号为MIC37302WR。
优选地，所述LDO稳压电路设有VIN引脚，通过连接LC滤波电路连接5V输入电压。
优选地，所述LDO稳压电路设有VOUT引脚，进行3.3V电压输出。更优选地，所述VOUT电压输出引脚还并联有第一滤波电容，第二滤波电容，第三滤波电容。
优选地，所述USB Type-C连接器设有DP1和DN1引脚，更优选地，所述DP1引脚通过串联电阻与所述高速USB转多用途接口芯片的DP引脚连接；所述DN1引脚通过串联电阻与所述高速USB转多用途接口芯片的DM引脚连接。
优选地，所述CPLD芯片的型号为5M570ZF256C5N。
优选地，所述CPLD芯片的控制模块设有IO_GCLK0和IO_GCLK2引脚，更优选地，所述IO_GCLK0和IO_GCLK2连接有温度补偿晶体震荡电路。
更优选地，所述温度补偿晶体震荡电路的晶振型号为KT2016K48000QAZ18NBS(ES)，所述晶振设有OUT引脚，为所述CPLD芯片提供工作的时钟源。
优选地，所述CPLD芯片的控制模块还设置有JATG芯片测试接口。
更优选地，所述JTAG芯片测试接口设有TDI测试数据输入接口、TDO测试数据输出接口、TMS测试模式片选接口和TCK测试时钟输入接口。
优选地，所述ESD静电保护电路的主芯片型号为MAX3373EEKA+T。
进一步地，所述ESD静电保护电路设有IO VL引脚，分别通过串联电阻与所述CPLD芯片的引脚TMS、TDO、TDI、TCK相连接。
优选地，所述CPLD芯片的控制模块设置有VCCIO引脚，为所述CPLD芯片的IO输入输出缓冲区提供3.3V供电电压。
优选地，所述CPLD芯片的控制模块设置有VCCINT引脚，通过连接线性稳压电路为所述CPLD芯片的内部逻辑块和系统内编程模块提供1.8V供电电压。
更优选地，所述线性稳压电路的主芯片型号为LT3083EQ#PBF，所述LT3083EQ#PBF芯片的IN引脚连接有5V输入电压，并并联有滤波电容，通过所述LT3083EQ#PBF芯片将5V输入电压转换为1.8V输出电压。
进一步地，所述LT3083EQ#PBF芯片还设有VCONT引脚，所述VCONT引脚通过RC震荡电路连接5V的输入电压，为所述LT3083EQ#PBF芯片提供电路稳压的调节功能。
优选地，所述CPLD芯片还设有第一逻辑块和第二逻辑块，所述第一逻辑块的部分IO引脚通过ACBUS0-ACBUS7、BDBUS0-BDBUS7、BCBUS0-BCBUS7和ADBUS0-ADBUS7的数据总线与所述高速USB转多用途接口芯片连接，用于进行数据和/或信号的传输；所述第二逻辑块的部分引脚通过B_BUS0-B_BUS31和B_DBUS0-B_DBUS15总线与所述总线收发器芯片连接，用于进行数据和/或信号的传输。
优选地，所述总线收发器芯片型号为SN74AVCB164245GR。
进一步地，所述总线收发器芯片设有A0-A7和B0-B7两组信号传输引脚，用于实现信号的A端和B端的逻辑转换传输。
优选地，所述3M 4护壁插头的芯片型号为N3432-6303RB。
更优选地，所述3M 4护壁插头设有GPIO引脚通过串联电阻与所述总线收发器芯片的输出端的GPIO引脚相连接。
更优选地，所述3M 4护壁插头还设有WSI0_CLK-WSI7_CLK和WSI0_DATA-WSI7_DATA引脚通过串联电阻与所述总线收发器芯片的输出端的WSI0_CLK-WSI7_CLK和WSI0_DATA-WSI7_DATA引脚相连接。
更优选地，所述3M 4护壁插头还设有引脚TDI、TDO、TMS、TCK与所述CPLD芯片的引脚TMS、TDO、TDI、TCK相连接。
优选地，所述PCBs用直角通孔式插头的芯片型号为HDRA-E68LMDT+。
更优选地，所述PCBs用直角通孔式插头还设有GPIO引脚通过串联电阻与所述总线收发器芯片的输出端的GPIO引脚相连接。
更优选地，所述PCBs用直角通孔式插头还设有WSI0_CLK-WSI7_CLK和WSI0_DATA-WSI7_DATA引脚通过串联电阻与所述总线收发器芯片的输出端的WSI0_CLK-WSI7_CLK和WSI0_DATA-WSI7_DATA引脚相连接。
更优选地，所述PCBs用直角通孔式插头还设有引脚TDI、TDO、TMS、TCK与所述CPLD芯片的引脚TMS、TDO、TDI、TCK相连接。
与现有技术相比，本实用新型的有益效果如下：本实用新型提供的基于CPLD的测试板接口电路，通过对CPLD电路的编程来控制接口电路硬件上逻辑功能的实现，通过接口电路硬件上的功能响应来进行目标测试板的功能测试，测试速度更快，项目研发自主性更高。
附图说明
图1是本实用新型接口电路的主芯片示意图；
图2是本实用新型接口电路的高速USB转多用途接口芯片的电路接线示意图；
图3是本实用新型接口电路的十针连接插件的电路接线示意图；
图4是本实用新型接口电路的5V转3.3V的LDO稳压电路；
图5是本实用新型接口电路的CPLD芯片的电路接线示意图；
图6是本实用新型接口电路的温度补偿晶体震荡电路接线示意图；
图7是本实用新型接口电路的ESD静电保护电路接线示意图；
图8是本实用新型接口电路的5V转1.8V的线性稳压电路接线示意图；
图9是本实用新型接口电路的3M 4护壁插头的电路接线示意图；
图10是本实用新型接口电路的PCBs用直角通孔式插头的电路接线示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
需要说明的是，本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序，应该理解这样使用的数据在适当情况下可以互换。
实施例：
参照图1所示，本实用新型基于CPLD的测试板接口电路，包括高速USB转多用途接口芯片1、CPLD(即：复杂可编程逻辑逻辑器件)芯片2和总线收发器芯片3；其中，高速USB转多用途接口芯片1连接有LDO(即：Low Dropout低压差)稳压电路4和USB Type-C连接器5；CPLD芯片2连接有ESD静电保护器6，并且通过总线与高速USB转多用途接口芯片1和总线收发器芯片3进行硬件电路连接；总线收发器芯片3连接有PCBs用直角通孔式插头7和3M4护壁插头8。
参照图2所示，高速USB转多用途接口芯片1的型号为FT2232HL-TRAY。高速USB转多用途接口芯片1设有OSIC引脚，通过连接有源的12MHZ晶振来设置所述高速USB转多用途接口芯片1的时钟源。高速USB转多用途接口芯片1设有引脚VCCIO_1到VCCIO_4的供电电源，供电电源输入端还通过并联的第一滤波电容C34、第二滤波电容C36、第三滤波电容C38和第四滤波电容C42接地。高速USB转多用途接口芯片设有VPLL引脚，所述VPLL引脚通过LC滤波电路连接3.3V供电电压，给高速USB转多用途接口芯片的内部物理层锁相环供电。高速USB转多用途接口芯片设有VPHY引脚，所述VPHY引脚通过LC滤波电路连接3.3V供电电压，给高速USB转多用途接口芯片的内置USB物理层供电。高速USB转多用途接口芯片设有VREGIN引脚，所述VREGIN引脚连接3.3V的供电电压，并在该VREGIN引脚集成有1.8V的调压器。高速USB转多用途接口芯片设有VREGOUT引脚，所述VREGIN引脚集成的1.8V调压器通过VREGOUT引脚输出1.8V电压。所述高速USB转多用途接口芯片设有VCORE引脚，与所述VREGOUT引脚连通。所述VCORE引脚还通过并联的核心电源第一滤波电容C35，核心电源第二滤波电容C37，核心电源第三滤波电容C39，核心电源第四滤波电容C43接地。高速USB转多用途接口芯片设有EECS引脚和EEDATA引脚，EECS引脚和EEDATA引脚均与EEPROM(即：带电可擦除可编程只读存储器)芯片连接。
所述EEPROM芯片设有CS引脚，所述CS引脚与所述EECS引脚相连接。所述EEPROM芯片设有DI引脚，所述DI引脚与所述EEDATA引脚相连接。高速USB转多用途接口芯片的ADBUS0到ADBUS4的数据总线通过串联电阻连接有十针连接插件，ADBUS4数据总线还连接3.3V供电电压，并通过串联电阻接地。十针连接插件的型号为2302-10-M1-50-1.1-9.5(如图3所示)。高速USB转多用途接口芯片设有ADBUS0到ADBUS7，ACBUS0到ACBUS7，BDBUS0到BDBUS7，BCBUS0到BCBUS7的数据总线，进行数据、和/或信号的传输，数据总线都串联有电阻。
如图4所示，LDO稳压电路的主芯片型号为MIC37302WR。LDO稳压电路设有VIN引脚，通过连接LC滤波电路连接5V输入电压。LDO稳压电路设有VOUT引脚，进行3.3V电压输出。VOUT电压输出引脚还并联有第一滤波电容C46，第二滤波电容C48，第三滤波电容C49。USBType-C连接器设有DP1和DN1引脚，DP1引脚通过串联电阻与所述高速USB转多用途接口芯片的DP引脚连接；DN1引脚通过串联电阻与所述高速USB转多用途接口芯片的DM引脚连接。
如图5所示，CPLD芯片的型号为5M570ZF256C5N。CPLD芯片的控制模块设有IO_GCLK0和IO_GCLK2引脚，更优选地，所述GCLK0和GCLK2连接有温度补偿晶体震荡电路。如图6所示，温度补偿晶体震荡电路的晶振型号为KT2016K48000QAZ18NBS(ES)，晶振设有OUT引脚，为CPLD芯片提供工作的时钟源。
CPLD芯片的控制模块还设置有JATG芯片测试接口，JTAG芯片测试接口设有TDI测试数据输入接口、TDO测试数据输出接口、TMS测试模式片选接口和TCK测试时钟输入接口。
如图7所示，ESD静电保护电路的主芯片型号为MAX3373EEKA+T。ESD静电保护电路设有IO VL引脚，分别通过串联电阻与所述CPLD芯片的引脚TMS、TDO、TDI、TCK相连接。CPLD芯片的控制模块设置有VCCIO引脚，为CPLD芯片的IO输入输出缓冲区提供3.3V供电电压。CPLD芯片的控制模块设置有VCCINT引脚，通过连接线性稳压电路为CPLD芯片的内部逻辑块和系统内编程模块提供1.8V供电电压。
如图8所示，线性稳压电路的主芯片型号为LT3083EQ#PBF，所述LT3083EQ#PBF芯片的IN引脚连接有5V输入电压，并并联有滤波电容，通过所述LT3083EQ#PBF芯片将5V输入电压转换为1.8V输出电压。LT3083EQ#PBF芯片还设有VCONT引脚，所述VCONT引脚通过RC震荡电路连接5V的输入电压，为所述LT3083EQ#PBF芯片提供电路稳压的调节功能。
CPLD芯片还设有第一逻辑块和第二逻辑块，所述第一逻辑块的部分IO引脚通过ACBUS0-ACBUS7、BDBUS0-BDBUS7、BCBUS0-BCBUS7和ADBUS0-ADBUS7的数据总线与所述高速USB转多用途接口芯片连接，用于进行数据和/或信号的传输；所述第二逻辑块的部分引脚通过B_BUS0-B_BUS31和B_DBUS0-B_DBUS15总线与所述总线收发器芯片连接，用于进行数据和/或信号的传输。
总线收发器芯片型号为SN74AVCB164245GR。总线收发器芯片设有A0-A7和B0-B7两组信号传输引脚，用于实现信号的A端和B端的逻辑转换传输。
如图9所示，3M 4护壁插头的芯片型号为N3432-6303RB。3M 4护壁插头设有GPIO引脚通过串联电阻与所述总线收发器芯片的输出端的GPIO引脚相连接。3M 4护壁插头还设有WSI0_CLK-WSI7_CLK和WSI0_DATA-WSI7_DATA引脚通过串联电阻与所述总线收发器芯片的输出端的WSI0_CLK-WSI7_CLK和WSI0_DATA-WSI7_DATA引脚相连接。3M 4护壁插头还设有引脚TDI、TDO、TMS、TCK与所述CPLD芯片的引脚TMS、TDO、TDI、TCK相连接。
如图10所示，PCBs用直角通孔式插头的芯片型号为HDRA-E68LMDT+。PCBs用直角通孔式插头还设有GPIO引脚通过串联电阻与所述总线收发器芯片的输出端的GPIO引脚相连接。PCBs用直角通孔式插头还设有WSI0_CLK-WSI7_CLK和WSI0_DATA-WSI7_DATA引脚通过串联电阻与所述总线收发器芯片的输出端的WSI0_CLK-WSI7_CLK和WSI0_DATA-WSI7_DATA引脚相连接。PCBs用直角通孔式插头还设有引脚TDI、TDO、TMS、TCK与所述CPLD芯片的引脚TMS、TDO、TDI、TCK相连接。
工作原理：本基于CPLD的测试板接口电路，通过工作时对CPLD电路的编程来实时控制接口电路硬件上逻辑功能的实现，然后通过与CPLD相连接的其它高速USB转多用途接口芯片和总线收发器芯片，以及LDO稳压电路和ESD静电保护器，USB Type-C连接器，PCBs用直角通孔式插头和3M 4护壁插头等硬件上的接口，实现接口电路对测试板的功能响应来进行目标测试板的功能测试，测试速度更快，项目研发自主性更高。
以上对本实用新型的具体实施例进行了详细描述，但其只是作为范例，本实用新型并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本实用新型进行的等同修改和替代也都在本实用新型的范畴之中。因此，在不脱离本实用新型的精神和范围下所作的均等变换和修改，都应涵盖在本实用新型的范围内。
Claims (10)
1.基于CPLD的测试板接口电路，其特征在于：包括高速USB转多用途接口芯片、CPLD芯片和总线收发器芯片；其中，
所述高速USB转多用途接口芯片连接有LDO稳压电路和USB Type-C连接器；
所述CPLD芯片连接有ESD静电保护器，并且通过总线与所述高速USB转多用途接口芯片和所述总线收发器芯片进行硬件电路连接；
所述总线收发器芯片连接有PCBs用直角通孔式插头和3M 4护壁插头。
2.根据权利要求1所述的基于CPLD的测试板接口电路，其特征在于，所述高速USB转多用途接口芯片型号为FT2232HL-TRAY。
3.根据权利要求1所述的基于CPLD的测试板接口电路，其特征在于，所述高速USB转多用途接口芯片设有OSIC引脚，通过连接有源的12MHZ晶振来设置所述高速USB转多用途接口芯片的时钟源。
4.根据权利要求1所述的基于CPLD的测试板接口电路，其特征在于，所述高速USB转多用途接口芯片设有引脚VCCIO_1到VCCIO_4的供电电源，更优选地，所述供电电源输入端还通过并联的第一滤波电容、第二滤波电容、第三滤波电容和第四滤波电容接地。
5.根据权利要求1所述的基于CPLD的测试板接口电路，其特征在于，所述高速USB转多用途接口芯片设有ADBUS0到ADBUS7，ACBUS0到ACBUS7，BDBUS0到BDBUS7，BCBUS0到BCBUS7的数据总线，进行数据、和/或信号的传输。
6.根据权利要求1所述的基于CPLD的测试板接口电路，其特征在于，所述CPLD芯片的型号为5M570ZF256C5N。
7.根据权利要求6所述的基于CPLD的测试板接口电路，其特征在于，所述CPLD芯片的控制模块设有GCLK0和GCLK2引脚，所述GCLK0和GCLK2连接有温度补偿晶体震荡电路。
8.根据权利要求6所述的基于CPLD的测试板接口电路，其特征在于，所述CPLD芯片的控制模块还设置有JATG芯片测试接口。
9.根据权利要求1所述的基于CPLD的测试板接口电路，其特征在于，所述总线收发器芯片型号为SN74AVCB164245GR。
10.根据权利要求9所述的基于CPLD的测试板接口电路，其特征在于，所述总线收发器芯片设有A0-A7和B0-B7两组信号传输引脚，用于实现信号的A端和B端的逻辑转换传输。
Priority Applications (1)
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Family Applications (1)
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2019
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| GR01 | Patent grant | ||
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Inventor after: Zhu Yong Inventor after: Li Guanghui Inventor after: Li Xiaolong Inventor before: Zhu Yong Inventor before: Li Lei Inventor before: Li Guanghui Inventor before: Li Xiaolong Inventor before: Bao Wanshuang |
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| CB03 | Change of inventor or designer information |