CN214278718U

CN214278718U - 一种数字信号处理装置

Info

Publication number: CN214278718U
Application number: CN202120763673.8U
Authority: CN
Inventors: 陈彬; 钟利强; 韩伯彦
Original assignee: Chengdu Dingwave Electronic Technology Co ltd
Current assignee: Chengdu Dingwave Electronic Technology Co ltd
Priority date: 2021-04-14
Filing date: 2021-04-14
Publication date: 2021-09-24
Anticipated expiration: 2031-04-14

Abstract

本实用新型涉及一种数字信号处理装置，它包括信号处理模块、外围接口模块、时钟模块和供电模块；所述外围接口模块与所述信号处理模块连接，所述时钟模块通过PLL锁相环卫所述外围接口模块提供时钟参考；所述供电模块与所述信号处理模块和外围接口模块连接，通过DC‑DC及LDO转换为其进行供电；所述信号处理模块还连接有Flash和DDR，并提供相应的调试接口和控制接口。本实用新型采用6U VPX架构，可靠性以及散热、功耗有保证。采用2片690T FPGA作为数字信号处理核心，能并行处理多通道数字信号。采用2个QSFP+光模块接口，最多提供8路光纤并行数据处理通道。

Description

一种数字信号处理装置

技术领域

本实用新型涉及信号处理技术领域，尤其涉及一种数字信号处理装置。

背景技术

传统的数字信号处理设备基本上采用DSP作为数字信号处理器，同时配合CPU或者ARM等微处理器作为主控设备，对基带数据或者光纤接收的数据进行数字信号处理。该系统对于并行多通道的大数据处理需要多个模块并且系统复杂度极高。因此，如何解决现有系统存在的问题，是现阶段需要考虑的。

实用新型内容

本实用新型的目的在于克服现有技术的缺点，提供一种数字信号处理装置，解决了传统数字信号处理设备存在的问题。

本实用新型的目的通过以下技术方案来实现：一种数字信号处理装置，它包括信号处理模块、外围接口模块、时钟模块和供电模块；所述外围接口模块与所述信号处理模块连接，所述时钟模块通过PLL锁相环卫所述外围接口模块提供时钟参考；所述供电模块与所述信号处理模块和外围接口模块连接，通过DC-DC及LDO转换为其进行供电；所述信号处理模块还连接有Flash和DDR，并提供相应的调试接口和控制接口。

进一步地，所述外围接口模块包括RJ45接口、QSFP+光模块和J30J连接器；所述信号处理模块连接一个以太网控制器，所述以太网控制器连接变压器，所述变压器连接RJ45接口。

进一步地，所述信号处理模块包括两片型号为JFM7VX690T80的FPGA芯片；所述两片FPGA芯片外围分别各连接一个以太网控制器，所述以太网控制器连接变压器，所述变压器连接RJ45接口

进一步地，所述QSFP+光模块的数量为两个，每个FPGA芯片与一个QSFP+光模块连接；所述J30J连接器通过电平转换芯片与两个FPGA芯片连接，分别实现RS232、JTAG和GPIO的调试。

进一步地，所述供电模块包括背板VPX和电源单元；所述信号处理模块与所述背板VPX连接，所述背板VPX与所述电源单元连接；所述电源单元包括DC-DC转换子单元和LDO芯片，所述背板VPX输出12V直流电压经过DC-DC转换子单元和LDO芯片转换后为各个模块供电。

本实用新型具有以下优点：

1、采用6U VPX架构，可靠性以及散热、功耗有保证。

2、采用2片690T FPGA作为数字信号处理核心，能并行处理多通道数字信号。

3、板载高稳OCXO以及时钟单元，为并行处理多通道数据提供稳定时钟。时钟源支持外供时钟，提供用户时钟选择。

4、采用2个QSFP+光模块接口，最多提供8路光纤并行数据处理通道。

5、单板设计大容量DDR3缓存颗粒，用于2片FPGA协同处理多通道高速数据。

6、单板每一片FPGA提供1路千兆以太网接口，方便用户使用上位机管理设备以及和设备之间传输数据。

附图说明

图1 为本实用新型的结构示意图；

图2 为JTAG连接示意图；

图3 为RJ45接口连接示意图；

图4 为QSF+接口连接示意图；

图5 为J30J调试接口连接示意图；

图6 为背板VPX的高速信号连接示意图；

图7 为电源连接示意图；

图8 为电源详细连接示意图；

图9 为时钟连接示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下结合附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的保护范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。下面结合附图对本发明做进一步的描述。

如图1所示，本实用新型涉及一种数字信号处理装置，它包括信号处理模块、外围接口模块、时钟模块和供电模块；所述外围接口模块与所述信号处理模块连接，所述时钟模块通过PLL锁相环卫所述外围接口模块提供时钟参考；所述供电模块与所述信号处理模块和外围接口模块连接，通过DC-DC及LDO转换为其进行供电；所述信号处理模块还连接有Flash和DDR，并提供相应的调试接口和控制接口。

其中，信号处理模块核心为两片型号为JFM7VX690T80的FPGA芯片，该芯片与XILINX的XC7VX690T-FFG1927兼容，负责信号处理以及提供外围接口。

2片JFM7VX690T80采用复旦微电子的16MB容量串行接口 Flash存储器，可用于为FPGA上电加载系统文件，系统文件版本确定之后最终可固化到Flash中，因此2片FPGA各有一个Flash。JFM7系列FPGA的配置方式大致可以分为串行和并行两种方式，其中串行方式主要是为了使配置引脚的数量最小化，并行方式则是为了更高的性能及标准接口连接。并行接口支持4-bit、8-bit、16-bit或32-bit位宽。

EFM25F128A属于非挥发存储器，可多次写入写出，该容量用于整机系统中的程序存储介质容易足够了，该芯片带有写保护功能，可配置成软保护模式，且该芯片支持标准的Fast Read、Dual Read、Quad Read，依次可编程1~256 Byte，可以进行扇区以及全芯片擦除操作。Flash支持-0.2V~4V的IO电平标准，因为FPGA支持HP，故本实用新型使用1.8V电平标准设计，相应的连接到FPGA的HP Bank，Bank电平为1.8V。

如图2所示，FPGA在上电完成之后可采用JTAG方式重新配置。JTAG在FPGA上电后的任意时刻均可通过仿真器配置FPGA， JFM7系列还需要用到电平转换芯片，选择常用的SN74AVC4T774芯片，电平转换芯片将FPGA端的LVCMOS18电平转换成外接口的LVCMOS33。配置电平转换的方向为：TMS、TDI、TCK为JTAG接插件到FPGA方向，TDO为FPGA到JTAG接插件方向。

每个FPGA的 PL端需满足设计满足DDR3为1GB。可选用常用的MT41K256M16，必须挂载32bit的DDR3颗粒才能满足需求1GB容量，选用两片MT41K256M16。

如图3所示，以太网部分采用PL端部分提供的以太网接口外加以太网PHY的方式，以太网PHY选用88E1111， 88E1111-XX-BAB-I000是MAVELL公司的款千兆以太网收发器；2片FPGA外围分别各有一个以太网控制器，外置变压器，以太网接口对外采用RJ45，对内接口实现千兆以太网，以太网接口的参考时钟要求不高，故选用了为低功耗、高精度的CMOS晶振提供，供电电压1.8V，稳定度±25ppm，输出单端的125M时钟。

如图4所示，两片FPGA采用两个单模的QSFP+，LC接口，单模QSFP+光模块的传输距离较长。VPX背面中的所有数据采集在FPGA中，或者将光口从数据采集在FPGA中，并在FPGA代码中使用IP核AURORA将数据恢复出来，通过单模光纤线传输可以实现不同的传输距离。

如图5所示，J30J接口主要是板卡的调试接口，为满足各个调试线的需求，选用的J30J接口为31pin，调试分别时RS232、JTAG、GPIO，为了防止FPGA I/O接，接口被损坏，将外接口都加上电平转换芯片，电平转换芯片选用常用的SN74AVC4T774芯片，支持电平方向可控，电平转换芯片作用一：起一定的隔离作用，作用二：将FPGA的LVCMOS18转换成LVCMOS33。

如图6-图8所示，P2、P3用于高速信号的传输。高速信号线共连接了16个Lane，分布在FPGA的四个Bank，整板电源通过背板的VPX直流12V供电。电源芯片主要使用开关电源模块和LDO为主。使用开关电源模块主要是为了减少电源分立器件的数量，简化设计并保证电源的稳定性，并将电源芯片的POWER GOOD 指示灯接到FPGA检测。

其中，LYM4644IY为板上大部分器件提供电源，减少了电源分离个数，本实用新型用2片LYM4644IY输出4路电压。LYM4644IY的外围电路很简单，和TI的LTM4644时兼容的，外部只需要接少许的电阻电容即可。

LYM4627IV提供的电流能力为15A，为板上大电流需求器件提供电源，主要包括FPGA核心电压。本实用新型在一个半高的LGA封装内组合了一个带有功率金属氧化物半导体场效应管（MOSFET）的15A DC-DC转换器、一个屏蔽电感器以及无源元件。LYM4627IV的外围电路很简单，外部只需要接少许的电阻电容即可。

如图9所示，时钟模块的时钟参考源为板载TCXO，支持外供时钟输入以及参考时钟输出，用户可选。背板的VPX GTH由FPGA数字基带板提供参考时钟2路参考时钟。

板上时钟需求较简单，FPGA需要提供125M系统时钟，此外采用LMK04828给FPGA、光口和GTH等提供备用时钟，以便满足灵活的应用。

本实用新型得益于近年FPGA技术的飞速发展，采用单板采用2片FPGA作为数字信号处理核心，外部配合多通道光纤、高速VPX背板以及DDR3作为缓存存储单元。对各类射频前端或者光纤传输的多通道基带数据进行并行处理。并且2片FPGA之间提供片间高速GTH接口，使得单板2片FPGA能进行协同数字信号处理。

本实用新型集成时钟模块，板载高稳OCXO，为数字信号处理提供高稳时钟源，同时，每片FPGA提供1路千兆以太网接口，提供上位机对该设备的管理接口。

该设备在提供同样数据吞吐量的数据处理时，大大减小设备体积以及设备功耗，同时单板采用6U VPX架构，在结构可靠性方面以及散热方面提供了保证。

以上所述仅是本发明的优选实施方式，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims

1.一种数字信号处理装置，其特征在于：它包括信号处理模块、外围接口模块、时钟模块和供电模块；所述外围接口模块与所述信号处理模块连接，所述时钟模块通过PLL锁相环卫所述外围接口模块提供时钟参考；所述供电模块与所述信号处理模块和外围接口模块连接，通过DC-DC及LDO转换为其进行供电；所述信号处理模块还连接有Flash和DDR，并提供相应的调试接口和控制接口。

2.根据权利要求1所述的一种数字信号处理装置，其特征在于：所述外围接口模块包括RJ45接口、QSFP+光模块和J30J连接器；所述信号处理模块连接一个以太网控制器，所述以太网控制器连接变压器，所述变压器连接RJ45接口。

3.根据权利要求2所述的一种数字信号处理装置，其特征在于：所述信号处理模块包括两片型号为JFM7VX690T80的FPGA芯片；所述两片FPGA芯片外围分别各连接一个以太网控制器，所述以太网控制器连接变压器，所述变压器连接RJ45接口。

4.根据权利要求3所述的一种数字信号处理装置，其特征在于：所述QSFP+光模块的数量为两个，每个FPGA芯片与一个QSFP+光模块连接；所述J30J连接器通过电平转换芯片与两个FPGA芯片连接，分别实现RS232、JTAG和GPIO的调试。

5.根据权利要求1所述的一种数字信号处理装置，其特征在于：所述供电模块包括背板VPX和电源单元；所述信号处理模块与所述背板VPX连接，所述背板VPX与所述电源单元连接；所述电源单元包括DC-DC转换子单元和LDO芯片，所述背板VPX输出12V直流电压经过DC-DC转换子单元和LDO芯片转换后为各个模块供电。