CN113254377A - 一种无人机用任务管理计算机 - Google Patents

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Abstract

本发明提供了一种无人机用任务管理计算机，包括硬件计算单元、载荷控制接口单元、AD采集单元和温度采集单元；硬件计算单元采用单片FPGA集成CPU和所有外围接口控制逻辑的架构，运行在LINUX操作系统上，执行任务管理程序；载荷控制接口单元、AD采集单元和温度采集单元的接口控制逻辑在FPGA内实现；任务管理程序调用LINUX下的驱动程序，驱动程序操作FPGA外围逻辑控制电路控制相应接口实现载荷控制、AD采集和温度采集动作；载荷控制接口单元提供载荷资源控制与数据交互接口包括：RS232、RS422、RS485、CAN总线、FC总线。本发明具有集成众多接口、重量轻和功耗小的特点，满足高空太阳能无人机对各类应用载荷和非飞机平台外设进行管理和数据交互要求。

Description

一种无人机用任务管理计算机
技术领域
本发明涉及无人机技术领域，具体涉及一种无人机用任务管理计算机。
背景技术
太阳能无人机执行任务海拔20～30km的平流层，大气极其稀薄，温度极低。传统的方式，无人机飞行控制计算机同时管理机载仪器设备，随着无人机任务复杂度增加，传感器种类数量激剧增加，为了确保飞行安全、提高任务执行能力，亟需专门的任务管理计算机，对各类应用载荷和非飞机平台外设进行管理和数据交互。无人机用任务管理计算机不同于普通的计算机。体现在以下几点：
一、无人机用任务管理计算机集成路数众多的专用传感器接口；
二、无人机用任务管理计算机在满足功能要求外，需要足够小的小体积、重量和功耗，在一个芯片内集成CPU、同步/异步串口逻辑、光纤接口逻辑、模拟采集逻辑、温度采集逻辑等所有外设逻辑单元；
三、无人机用任务管理计算机需要满足高空空气稀薄环境适应性的要求，在对流作用失去效果的情况下，需要保证计算机散热，提供给无人机的温度控制系统。
因此，如何提供一种具有高空环境适应性的集成众多接口、重量轻和功耗小的无人机用任务管理计算机是本领域技术人员亟需解决的问题。
发明内容
有鉴于此，本发明为了解决高空太阳能无人机对各类应用载荷和非飞机平台外设进行管理和数据交互提供的一种具有高空环境适应性的集成众多接口、重量轻和功耗小的专用任务管理计算平台。
为了实现上述目的，本发明采用如下技术方案：
一种无人机用任务管理计算机，包括硬件计算单元、载荷控制接口单元、AD采集单元和温度采集单元；其中，
所述硬件计算单元采用单片FPGA集成ARM和所有外围接口控制逻辑的架构，运行在LINUX操作系统上，执行任务管理程序；载荷控制接口单元、AD采集单元和温度采集单元的接口控制逻辑在FPGA内实现；任务管理程序调用LINUX下的驱动程序，驱动程序操作FPGA外围逻辑控制电路控制相应接口实现载荷控制、AD采集和温度采集动作；
所述载荷控制接口单元提供载荷资源控制与数据交互接口包括：RS232、RS422、RS485、CAN总线、FC总线。
优选的，所述FPGA外围逻辑控制电路包括QSPI Flash电路、DDR4SDRAM电路、JTAG下载调试电路以及启动配置电路；
所述QSPI Flash电路在传输机制上加入队列机制，利用RAM字节代替单独SPI接口的数据寄存器，Flash为掉电非易失存储器件，作为启动设备来存储系统的启动镜像；
所述DDR4 SDRAM电路中SDRAM为掉电易失存储器件，用于程序运行缓存和大容量数据的暂存，利用DDR4控制器实现对DDR4 SDRAM的控制；
所述JTAG下载调试电路，用于下载ZYNQ UltraScale+程序或者固化程序到FLASH，在JTAG信号上添加保护二极管使信号的电压在FPGA接受的范围；
所述启动配置电路设置4种启动模式，包括：JTAG调试模式，QSPI FLASH，EMMC和SD2.0卡启动模式；所述硬件计算单元的CPU上电后会检测对应管脚的电平来确定启动模式。
优选的，所述FPGA外围逻辑控制电路包括FC通讯接口，采用FC-AE-1553协议与光模块实现通信，提供3对独立的冗余FC通道。
优选的，还包括外壳，所述外壳用于容纳所述硬件计算单元、载荷控制接口单元、AD采集单元和温度采集单元，尺寸小于或等于160mm×80mm×90mm。
优选的，所述CAN总线接口包括CAN协议控制器和CAN总线隔离收发器，CAN总线隔离收发器在CAN协议控制器与物理层总线之间创建一个完全隔离的接口；在FPGA内部实现CAN控制器的控制逻辑，以及接收缓存FIFO。
优选的，所述RS232和RS422驱动芯片通过单电源供电的隔离驱动器实现通道间隔离；RS485与RS422通过同一种驱动芯片接收、发送总线信号。
优选的，所述温度采集单元包括Pt100热/热敏电阻、数字输出转换器；Pt100热/热敏电阻通过数字输出转换器连接至FPGA外围逻辑控制电路中温度采集单元对应的接口。
经由上述的技术方案可知，与现有技术相比，本发明的有益效果包括：
本发明满足高空适应性的电路设计，集成众多接口，具备RS232、RS422、RS485、CAN总线、FC总线等载荷资源控制与数据交互能力、多通道AD采集能力以及多路温度采集能力。同时本发明结构小巧，搭载集成ARM和所有外围接口控制逻辑的单片FPGA，使整体电路具有功耗低的特点，保障了无人机高空作业的飞行安全，提高了任务执行能力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图；
图1为本发明实施例提供的一种无人机用任务管理计算机的系统组成与原理框图；
图2为本发明实施例提供的电源电路连接示意图；
图3为本发明实施例提供的FPGA外围逻辑控制电路原理图；
图4为本发明实施例提供的SPI Flash的电路连接示意图；
图5为本发明实施例提供的DDR4 DRAM电路连接示意图；
图6为本发明实施例提供的时钟电路连接示意图；
图7为本发明实施例提供的EMMC连接示意图；
图8为本发明实施例提供的FC通讯接口连接示意图；
图9为本发明实施例提供的CAN总线接口连接示意图；
图10为本发明实施例提供的RS232/RS422管脚连接示意图；
图11为本发明实施例提供的RS422异步通讯框图；
图12为本发明实施例提供的AD采集电路连接示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本实施例公开的一种无人机用任务管理计算机主要用于对无人机上各类应用载荷的管理和与载荷的数据交互。该设备包括主控硬件计算平台CPU，AD采集单元，温度采集单元，RS232、RS422、RS485、CAN总线、FC总线。
任务管理计算机的最大外廓尺寸要求不超过160mm(长)×80mm(宽)×90mm(高)。简述根据设计的尺寸要求。由于尺寸限制，将任务管理计算机分解为三个模块。计算单元模块(包含主控硬件计算平台CPU及其外围电路、FC接口)，接口单元A模块(RS232、RS422、RS485、CAN总线)。接口单元B模块(AD采集单元和温度采集单元)。任务管理计算机硬件组成原理如图所示1所示。
本实施例无人机用任务管理计算机包括硬件计算单元、载荷控制接口单元、AD采集单元和温度采集单元；硬件计算单元采用单片FPGA集成ARM和所有外围接口控制逻辑的架构，主控硬件计算平台CPU选择ARM架构；CPU(ARM)运行在LINUX操作系统上，执行任务管理程序。载荷控制接口单元、AD采集单元和温度采集单元的接口控制逻辑在FPGA内实现；任务管理程序调用LINUX下的驱动程序，驱动程序操作FPGA外围逻辑控制电路控制相应接口实现载荷控制、AD采集和温度采集动作；载荷控制接口单元提供载荷资源控制与数据交互接口包括：RS232、RS422、RS485、CAN总线、FC总线。
在一个实施例中，主控计算机FPGA集成ARM，可以解决小型化的问题，ARM自带各种管理接口，运行LINUX系统，方便用户二次开发。采用Processing System(PS)+Programmable Logic(PL)技术将双核ARM Cortex-A53和FPGA可编程逻辑集成在一颗芯片上。
在一个实施例中，FPGA外围逻辑控制电路包括QSPI Flash电路、DDR4SDRAM电路、JTAG下载调试电路以及启动配置电路。各种通讯、AD采集和温度采集等接口的控制逻辑在FPGA内实现。FPGA外围逻辑控制电路主处理芯片选择ZynqUltraScale+。
FPGA外围逻辑控制电路框图如图3所示。
本实施例中，QSPI是SPI接口协议的扩展，在传输机制上加入了队列机制，数据位数上也升级为1-4位可选，缓存方面用80字节的RAM代替单独SPI接口的数据寄存器，很大程度上减小了对CPU资源的占用。因此，该协议正逐渐在各个系列MCU中得到广泛应用。Flash是掉电非易失存储器件，在使用中作为系统的启动设备来存储系统的启动镜像。选择256Mb容量，接口选用Quad-SPI接口(四线QSPI接口)。配有2片256MBit大小的Quad-SPI FLASH芯片组成8位带宽数据总线，使用1.8V CMOS电压标准。Quad-SPI Flash的电路连接示意图如图4所示。Quad-SPI Flash连接到ZYNQ UltraScale+芯片PS部分BANK500的GPIO口上，在系统设计中需要配置这些PS端GPIO口的功能为Quad-SPIFlash接口。
本实施例中，DDR4 SDRAM电路用于系统大容量数据缓存。与Flash不同，SDRAM是掉电易失的器件，但因其可以具有很高的带宽和存储密度，一般用来作为程序运行缓存和大容量数据的暂存。根据板卡程序运行需要和大容量数据缓存需求，设计4片DDR4芯片，容量4Gbit，组成64位数据总线带宽和2GB的容量。DDR4 SDRAM的最高运行速度可达1200MHz(数据速2400Mbps)。本设计中4片DDR4存储系统直接连接到了处理系统(PS)BANK504的存储器接口上，利用自带的DDR4控制器实现对DDR4 DRAM的控制，DDR4 DRAM主要接口示意图如图5所示。
本实施例中，JTAG下载调试电路在板上预留了一个JTAG接口，用于下载ZYNQUltraScale+程序或者固化程序到FLASH。为了带电插拔造成对ZYNQ UltraScale+芯片的损坏，在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围，避免ZYNQUltraScale+芯片的损坏。
本实施例中，利用主处理芯片的4位的拨码开关SW1启动配置电路设置4种启动模式，包括：JTAG调试模式，QSPI FLASH，EMMC和SD2.0卡启动模式；硬件计算单元的CPU上电后会检测对应管脚的电平来确定启动模式。
在一个实施例中，FPGA外围逻辑控制电路还包括电源管理电路、时钟电路、EMMC电路，共同作为主控运行、调试等的基础配置。
本实施例中，电源管理电路还为其它外设提供部分电源。CPU外部+28.5V电源是整个系统的总电源，产生整个电路板所需的+5V数字电源。分low-power domain(LPD)，full-powerdomain(FPD)和PL Power三部分。
参见图2中LPD电源设计电路部分，LPD的上电顺序为：VCC_PSINTLP->VCC_PSAUX，VCC_PSADC，VCC_PSPLL->VCCO_PSIO。
参见图2中FPD电源设计电路部分，FPD的上电顺序为：VCC_PSINTFP，VCC_PSINTFP_DDR->VPS_MGTRAVCC，VCC_PSDDR_PL->VPS_MGTRAVTT，VCCO_PSDDR。
参见图2中PL电源设计电路部分，PL的上电顺序为：VCC_INT，VCC_INT_IO/VCCBRAM->VCCAUX/VCCAUX_IO->VCCO。
PS和PL部分的电源系统有上电顺序要求，这些电源作为芯片工作的基本配置。电路设计时，上电顺序依靠使能端完成。各个电源芯片PG(Power Good)引脚拉高，代表本芯片电源已经工作稳定，VIN是电源芯片的供电端子，EN是使能端，通过分配PG和EN可以控制各个电源工作顺序。
本实施例中，时钟电路是数字电路中最关键的组成部分之一，时钟电路的稳定性直接影响系统的时间单位和时序逻辑。时钟电路一般由晶体振荡器和后续谐振电路等组成，晶体振荡器可以分为有源和无源两种，一般根据使用时是否需要谐振电路来区分。无源晶振价格实惠，但是设计时稍微复杂，晶振本身不能起振，需要结合处理器内部的谐振电路或者自主设计谐振电路；有源晶振供电后能自主输出需要的驱动时钟，使用简单，稳定性好。
考虑稳定性和调试方便，分别为PS和PL提供了参考时钟和RTC实时时钟，使PS系统和PL逻辑可以单独工作。时钟电路设计的示意图如图6所示。核心板上的无源晶振Y2为PS系统的提供32.768KHz的实时时钟源。晶振连接到主处理芯片BANK503的PS_PADI_503和PS_PADO_503的管脚上。核心板上X1晶振为PS部分提供33.333MHz的时钟输入。时钟输入连接到主处理芯片BANK503的PS_REF_CLK_503管脚上。板上提供了一个差分200MHz的PL系统时钟源，用于DDR4控制器的参考时钟。晶振输出连接到PL BANK64的全局时钟(MRCC)，这个全局时钟可以用来驱动FPGA内的DDR4控制器和用户逻辑电路。
本实施例中，如图7所示，EMMC电路用于系统大容量数据存储，系统文件存储等。EMMC由一个嵌入式存储解决方案组成，带有MMC(多媒体卡)接口、快闪存储器设备及主控制器，所有部件都集成到一个小型的BGA封装中。接口速度高达每秒52MBytes，EMMC具有快速、可升级的性能。NAND Flash芯片和控制芯片设计成1颗MCP芯片，只需要采购EMMC芯片，不需处理其它繁复的NAND Flash兼容性和管理问题，最大优点是缩短新产品的上市周期和研发成本，加速产品的推陈出新速度。
EMMC温度工作范围-40～+85，工作电压2.7V～3.6V，最大时钟速度52MHz，信号接口11个，数据存储容量64GB，最大读速度为20MB/s，最大写速度为44MB/s。
主处理芯片支持JEDEC e-MMC V5.0标准的HS-MMC接口，电平支持1.8V或者3.3V。EMMC FLASH和主处理芯片连接的数据宽度为8bit。由于EMMC FLASH的大容量和非易失特性，在ZYNQ UltraScale+系统使用中，它可以作为系统大容量的存储设备，比如存储ARM的应用程序、系统文件以及其它的用户数据文件。
EMMC FLASH连接到主处理芯片的PS部分BANK500的GPIO口上，在系统设计中需要配置这些PS端的GPIO口功能为EMMC接口。
在一个实施例中，如图8所示，FPGA外围逻辑控制电路包括FC通讯接口，由FC-AE-1553协议和光模块组成。使用模式：作为从节点进行交换机组网，网络节点＜31个，提供3对独立的冗余FC通道。为了减小体积和重量，FC-AE-1553协议在FPGA内部实现。
光模块实现选型采用中航光电X4光模块HTA8525，该模块一组支持4路光收发通道。因为需要3路FC冗余，需要3路光接口。所以1个MT的光模块即满足设计需求。
在一个实施例中，如图9所示，CAN接口包括CAN协议控制器和CAN总线收发器两个部分。为了减小设备体积和重量，在FPGA内部实现CAN控制器的控制逻辑，以及接收缓存FIFO。接收缓存FIFO深度1024Byte，查询方式读取，波特率可设置：100Kbps、125Kbps、250Kbps、500Kbps、1Mbps等。因为CAN总线各通道之间互相隔离，CAN总线收发器选择隔离收发器。隔离收发器中，双通道隔离器、CAN收发器和DC/DC转换器集成于单个封装中，ADM3053在CAN协议控制器与物理层总线之间创建一个完全隔离的接口。
在一个实施例中，如图10所示，RS422与RS232通讯总线的电平范围都不一致，复用时不能将总线接口直接线与，只能在功能芯片输出管脚外部接继电器切换开关，通过控制继电器来切换各功能的引脚，以实现接口兼容。这里RS232是三线IN、OUT、GND，RS422；IN422+，IN422422-，OUT422+,OUT422-,GND422；其中IN422+和IN232用继电器选择，OUT422+和OUT232用继电器选择。因为通道间需要隔离，所以RS232和RS422驱动芯片都选择单电源供电的隔离驱动器。
在一个实施例中，如图11所示，RS485与RS422电气特性基本一致，两者可以用同一种驱动芯片接收、发送总线信号，本身就能做到接口管脚复用。异步RS422接口/同步RS422/二线制RS485采用隔离型RS-485收发器。
UART协议选择在FPGA编写逻辑进行实现，该逻辑块主要包含波特率和字结构设置逻辑、数据读写控制逻辑、数据发送逻辑和数据接收逻辑。
同步RS422为3路(2路输入，1路输出)，每路均是5根线：2根时钟线，2根通信线，1根地线。
(1)同步RS422输出时的5根线为：Clock_TX+，Clock_TX-，TX+，TX-，GND；
(2)同步RS422接收时的5根线为：Clock_RX+，Clock_RX-，RX+，RX，GND。
同步RS422通讯协议参考GJB6693，在FPGA中实现。
RS485是二线制，半双工的通讯，异步串口协议。串口协议在FPGA内部实现，FPGA中应按照全功能RS485开发，在开发完成后，FPGA的逻辑和驱动程序不再发生变化。
RS422、RS232、RS485等串口配置至少255字节FIFO，查询读取方式；波特率、数据位长度、停止位长度、校验位等可通过软件设置。
在一个实施例中，如图12所示，AD采集通道24路，最大采样速率50kHz，量程-10V～+10V，16位分辨率。ADC电路的模数转换芯片主要特性如下：1)16位精度逐次比较模数转换器；2)5V模拟单电源供电；3)16通道同步采样输入；3)最高能以1000kSPS的速率在全通道采样；4)可选双极性模拟输入，范围±10V和±5V由配置引脚高低决定；6)支持串行和并行输出；7)低功耗。
在一个实施例中，温度采集电路利用Pt100热电阻和热敏电阻至数字输出转换器实现，本实施例选择MAX31865作为热敏电阻至数字输出转换器，用于铂电阻温度检测器(RTD)。外部电阻设置RTD灵敏度，内部高精度ADC将RTD电阻与基准电阻之比转换为数字输出。MAX31865输入具有高达±45V的过压保护，提供可配置的RTD及电缆开路、短路条件检测，温度采集电路一共6路，其中1路作为内部测温，放置在FPGA上。
以上对本发明所提供的无人机用任务管理计算机进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种无人机用任务管理计算机，其特征在于，包括硬件计算单元、载荷控制接口单元、AD采集单元和温度采集单元；其中，
所述硬件计算单元采用单片FPGA集成CPU和所有外围接口控制逻辑的架构，运行在LINUX操作系统上，执行任务管理程序；载荷控制接口单元、AD采集单元和温度采集单元的接口控制逻辑在FPGA内实现；任务管理程序调用LINUX下的驱动程序，驱动程序操作FPGA外围逻辑控制电路控制相应接口实现载荷控制、AD采集和温度采集动作；
所述载荷控制接口单元提供载荷资源控制与数据交互接口包括：RS232、RS422、RS485、CAN总线、FC总线。
2.根据权利要求1所述的无人机用任务管理计算机，其特征在于，所述FPGA外围逻辑控制电路包括QSPI Flash电路、DDR4 SDRAM电路、JTAG下载调试电路以及启动配置电路；
所述QSPI Flash电路在传输机制上加入队列机制，利用RAM字节代替单独SPI接口的数据寄存器，Flash为掉电非易失存储器件，作为启动设备来存储系统的启动镜像；
所述DDR4 SDRAM电路中SDRAM为掉电易失存储器件，用于程序运行缓存和大容量数据的暂存，利用DDR4控制器实现对DDR4 SDRAM的控制；
所述JTAG下载调试电路，用于下载ZYNQ UltraScale+程序或者固化程序到FLASH，在JTAG信号上添加保护二极管使信号的电压在FPGA接受的范围；
所述启动配置电路设置4种启动模式，包括：JTAG调试模式，QSPI FLASH，EMMC和SD2.0卡启动模式；所述硬件计算单元的CPU上电后会检测对应管脚的电平来确定启动模式。
3.根据权利要求1所述的无人机用任务管理计算机，其特征在于，所述FPGA外围逻辑控制电路包括FC通讯接口，采用FC-AE-1553协议与光模块实现通信，提供3对独立的冗余FC通道。
4.根据权利要求1所述的无人机用任务管理计算机，其特征在于，还包括外壳，所述外壳用于容纳所述硬件计算单元、载荷控制接口单元、AD采集单元和温度采集单元，尺寸小于或等于160mm×80mm×90mm。
5.根据权利要求1所述的无人机用任务管理计算机，其特征在于，所述CAN总线接口包括CAN协议控制器和CAN总线隔离收发器，CAN总线隔离收发器在CAN协议控制器与物理层总线之间创建一个完全隔离的接口；在FPGA内部实现CAN控制器的控制逻辑，以及接收缓存FIFO。
6.根据权利要求1所述的无人机用任务管理计算机，其特征在于，所述RS232和RS422驱动芯片通过单电源供电的隔离驱动器实现通道间隔离；RS485与RS422通过同一种驱动芯片接收、发送总线信号。
7.根据权利要求1所述的无人机用任务管理计算机，其特征在于，所述温度采集单元包括Pt100热/热敏电阻、数字输出转换器；Pt100热/热敏电阻通过数字输出转换器连接至FPGA外围逻辑控制电路中温度采集单元对应的接口。
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