CN1133202C - 在半导体衬体上形成通孔的等离子蚀刻方法 - Google Patents

在半导体衬体上形成通孔的等离子蚀刻方法 Download PDF

Info

Publication number
CN1133202C
CN1133202C CN98105790A CN98105790A CN1133202C CN 1133202 C CN1133202 C CN 1133202C CN 98105790 A CN98105790 A CN 98105790A CN 98105790 A CN98105790 A CN 98105790A CN 1133202 C CN1133202 C CN 1133202C
Authority
CN
China
Prior art keywords
etching
polymer
silicon dioxide
sidewall
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN98105790A
Other languages
English (en)
Other versions
CN1221210A (zh
Inventor
约肯·哈尼贝克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of CN1221210A publication Critical patent/CN1221210A/zh
Application granted granted Critical
Publication of CN1133202C publication Critical patent/CN1133202C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种在半导体衬体上形成通孔的等离子蚀刻方法,所述方法以单个等离子蚀刻腔体对介电性二氧化硅层用等离子蚀刻通孔开口,包括:随着蚀刻的继续,通过在开口侧壁淀积不断增多的聚合物,等离子蚀刻出一部分地穿过二氧化硅层的有斜度的开口,在剩下的二氧化硅层中,各向异性地等离子蚀刻出直壁的垂直开口,其中通过改变蚀刻气体中成份的相对比例来改变侧壁的倾斜度。蚀刻过程中,通过改变淀积在侧壁上的聚合物比例可以形成具有变化的侧壁斜度的通孔开口。例如,改变含氟蚀刻气体和惰性运载气体的比例,通过连续地淀积材料层,在二氧化硅层光滑地蚀刻出斜度可变的开口以确保完全地填充通孔。

Description

在半导体衬体上形成通孔的等离子蚀刻方法
技术领域
本发明涉及一种在一片半导体衬体上形成通孔(via)的等离子蚀刻过程。
背景技术
在半导体器件的生产中,许多器件,如晶体管都是制作在半导体衬底上,如一片硅晶片上。这些晶体管利用导电金属线,一般是铝来实现电连接。金属接触区也是淀积在衬底上从而将器件与其它器件或插件连通。
由于在一衬底上大量的器件已做得越来越小而且越来越靠近,设计尺寸已能达到小于1微米甚至少于0.5微米,因此更多的器件可以制作在一片硅晶片的不同层上。第一组器件制作完并实现了电连接,然后在这层器件上淀积一层介电层,如SiO2。要到达第一层的导通线和接触区就必须穿过二氧化硅SiO2层。因此,这些通孔在已形成的导电金属线和接触区上的二氧化硅SiO2层中形成。这些通孔形成后再在里面注入导电金属如铝。这些被注入导电金属的通孔成为与底层器件进行电连接的工具。
铝淀积常用溅射方法实现。当通孔变得越小,通孔的纵横比就越大,因此向通孔或开口(opening)均匀注入就变得更加困难。侧壁阻挡了除沿垂直方向以外其它角度溅射的铝粒子进入通孔,所以侧壁比开口的底部溅射的铝还多。最后通孔侧壁上的铝将开口闭合而在开口底部留下一段空隙,如图1,其中铝层12淀积在通孔10内。
试图通过把铝加热到熔融温度从而提高注入能力,但这不能合乎要求,因为在下层器件上形成的掺杂离子会扩散从而改变器件的电特性。
尝试通过向侧壁加入一种铝的湿润剂来提高铝注入能力,这只收到一定程度地改善,而且这一过程还要求另外的淀积步骤。
其它做过的尝试有使通孔开口有斜度,使它顶部宽一些从而改善了铝的注入。常规工艺方法一般通过各向同性和各向异性蚀刻相结合的办法形成有斜度和竖直侧壁相结合的通孔。
例如,曼恩(Meng)等人,在美国专利5,453,403中所公开的,利用CF4和CHF3,形成竖直壁的开口,部分地穿过介电层,然后再用HF进行各向异向蚀刻以将通孔顶部变宽。第三步骤用氩和CF4进行溅射蚀刻从而完成通孔底部的蚀刻,打开了通往下层金属接触区的通孔。然而,这种方法要求好几道工序和几个处理腔体(chamber),从而降低了生产率和经济效益。
斯卡诺(Sikora)等人在美国专利5,420,078中所公开的,先用一种各向同性的HF蚀刻在通孔顶部形成一有斜度的或一有小平面的开口,然后继续用一种各向异性蚀刻形成一通向下面导体的直壁开口。这还是需要两个腔体,一个进行HF蚀刻,另一个进行各向异性蚀刻。
陈(Cheng)等人在美国专利5,354,386中公开通过交替使用一种CF4各向异性蚀刻和CF4+O2各向同性蚀刻,在二氧化硅(SiO2)层中蚀刻出有斜度的通孔。通过改变氧含量,可以改变通孔侧壁的斜度。然而这种方法要用到氧,这在包含碳氟化合物的等离子蚀刻过程中是要尽力避免的。
这样迫切需要一种在单独等离子蚀刻腔体内在不需用氧的情况下形成有斜度的通孔开口的单步蚀刻处理方法。
发明内容
为了解决现有技术中存在的问题,本发明提供一种以单个等离子蚀刻腔体,对介电性二氧化硅层用等离子蚀刻通孔开口的方法,包括:随着蚀刻的继续,通过在开口侧壁淀积不断增多的聚合物,等离子蚀刻出一部分地穿过二氧化硅层的有斜度的开口,在剩下的二氧化硅层中,各向异性地等离子蚀刻出直壁的垂直开口,其中通过改变蚀刻气体中成份的相对比例来改变侧壁的倾斜度。
依照本发明的工艺过程,带有随意可变侧壁斜度的通孔可在一个单独等离子气体蚀刻腔内形成。通过改变侧壁上聚合物的形成量而自由改变侧壁倾斜角。可在通孔顶部形成带有浅侧壁斜度的窗口,在通孔底部形成一陡直侧壁斜度,或相反亦然。这个通孔在蚀刻过程中可调整直至能彻底注入导电金属。
在本发明中,最好等离子气体由含氟气体和氩气组成的,其中的含氟蚀刻气体是CHF3,所述二氧化硅层是有厚度变化的。
附图说明
图1是常规方法中开口被部分地注入溅射的铝的示意截面图;
图2是一个带有斜度侧壁的开口的说明实施例;
图3是用本发明的方法制成的等离子蚀刻开口的显微照片;
图4是用本发明方法制成的另一等离子蚀刻开口的显微照片;
图5是按照常规方法在具有可变厚度的层中形成多个开口的示意截面图。
具体实施方式
本发明涉及在一种介电材料,如二氧化硅SiO2中制作通孔。其它介电材料,包括掺杂或未掺杂的硅玻璃如BSG或BPSG也同样可以利用。该通孔包括有斜度的侧壁从而便于向通孔注入导电物质如铝。其它导电材料如钨(W)、铜(Cu)、钛(Ti),金属衍生物如硅化钛(TiSi)以及氮化钛(TiN)或其它形成导电层的常用材料也同样可以利用。
图2是本发明的一个实施例说明。图中,通孔210在介电层220中形成以便与导电层230连接。通孔包括一有斜度的侧壁,该侧壁在上部倾角为β,在下部倾角为α,依照本发明,不需要另外的蚀刻腔体或另外的清洗步骤就能形成不同的倾斜侧壁的倾角,因而减少了成本和原处理时间(RPW)。
在一实施例中,通孔以常规蚀刻方法形成。如,可利用能产生氟蚀刻空间的各种常规碳氟蚀刻化学品对介电材料进行蚀刻。一些碳氟蚀刻化学品包括如CH4、CHF3,其它的碳氟蚀刻化学品也可使用。典型的用法是将碳氟化合物与其它气体或几种气体,如氩一起使用。最好是蚀刻过程在一个等离子蚀刻腔体内进行,因为等离子蚀刻常常发生在温度较低的情况。完成本发明方法过程的含有氟蚀刻剂的等离子蚀刻腔体在市面上一般都可以获得。另外,可起反应的离子蚀刻也可使用。
碳氟蚀刻过程的副产品是淀积在通孔侧壁上的聚合物。聚合物对氟蚀刻化学品比介电材料具有更高的选择性。因此,聚合物的形成是不期望的,因为它阻止了蚀刻过程的有效进行并有可能使蚀刻中止。因此调整蚀刻参数来降低或最小限度地使聚合物形成。
然而本发明利用在蚀刻期间形成聚合物。依据本发明在蚀刻过程中形成的聚合物层235可使介电层免受蚀刻。在过程开始时,聚合物形成在通孔侧壁231上,保护了它下面的介电层。随着蚀刻过程的进展,聚合物形成以一个角度由侧壁向通孔中心232延伸,继续阻止它下面的介电层被蚀刻剂蚀刻。这样充分地利用聚合物形成带有倾斜侧壁的通孔。
依据本发明,倾斜侧壁角度(α或β)可以通过改变聚合物在侧壁上的淀积速率加以改变。角度与聚合物生长速率成反比。即,聚合物形成越快,角度越小,侧壁越平坦,反之,聚合物形成越慢,侧壁越陡。
在实施例中,通过改变蚀刻参数来改变聚合物的淀积速率从而改变倾斜侧壁的角度。影响聚合物形成的蚀刻参数包括,例如:
蚀刻化学品;
蚀刻气体比例;
蚀刻期间腔体压力;
蚀刻期间阴极和腔体温度;等离子蚀刻腔体内磁场强度;和
衬底背面压力。
腔体压力和聚合物形成速率有直接联系,当腔体压力升高,较小溅射发生,导致聚合物形成加快。
阴极和腔体温度与聚合物形成成反比关系,提高阴极和腔体两者或其中任何一个的温度会减小介电质的粘附系数,从而聚合物的形成速度减慢了。
腔体内磁场强度与聚合物形成速率有直接关系。磁场增强加强了等离子体的离子化,因而提高了聚合物生成速率。
蚀刻化学品对聚合物生成有影响,尤其是聚合物生成依靠蚀刻化学品中存在的碳(C)。蚀刻过程中,如包括CF4和CHF3的碳氟蚀刻化学品,起反应生成CF2和一种副产品。CF2,是一种聚合物,淀积在介电材料的侧壁上。提高蚀刻化学品中碳氟化合物对气体或几种气体的比例将产生大量聚合物,因而提高了聚合物的生成速率。
依照本发明,在聚合物淀积在侧壁上这样的情况下,通过蚀刻介电材料,生成一种倾斜侧壁型面。倾斜侧壁型面的倾角或斜度依赖于聚合物淀积速率。通过改变提高聚合物淀积速率的过程参数或多个过程参数,生成一有相对较小斜度的(较小陡度)的倾斜侧壁型面。另一方面,减低聚合物淀积速率,形成较陡斜面。
在实施例中,生成了一种具有可变倾斜侧壁型面的通孔。该通孔包括一开口,该开口上部比下部宽从而便于注入导电材料。因此,通孔包括一倾斜侧壁型面,该侧壁在上部不陡而在底部非常陡以至几乎垂直。
通孔是用碳氟化学品以等离子蚀刻方式形成的,蚀刻参数调整至能使聚合物充分淀积在通孔侧壁上以生成倾斜型面。为了生成更垂直的侧壁型面,调整蚀刻参数从而聚合物淀积减少或降至最低,产生更多的各向异性蚀刻。
此外,在通孔上部淀积以形成一倾斜侧壁的聚合物层必须有足够的厚度以防止在通孔底部形成更垂直的侧壁期间其型面被改变。当然,本领域的普通技术人员知道聚合物的厚度依赖于在其中形成通孔的整个介电层的厚度,且还依赖于与介电材料有关的对聚合物蚀刻的选择性。
一般,聚合物层的厚度至少为1/(对聚合物蚀刻选择性)×T,其T等于蚀刻后保留下来的介电材料的厚度。最好是约1/(对聚合物蚀刻选择性)×T,更好是取[1/(对聚合物蚀刻选择性)×T]+0-50%[1/(对聚合物有选择地蚀刻)×T]。更好是取[1/(对聚合物蚀刻选择性)×T]+30-50%[1/(对聚合物蚀刻选择性)×T]。
一般,聚合物蚀刻选择性相对于介电材料为约20∶1,假设蚀刻选择性是20∶1,则聚合物层的厚度应至少为1/20×T。换句话说,聚合物层厚度至少是侧壁更垂直部分厚度的1/20。最好,取聚合层厚度等于1/20×T,但取(1/20×T)+0-50%×(1/20×T)更好,取[1/(对聚合物蚀刻性)×T]+30-50%[1/(对聚合物蚀刻选择性)×T]更好。
依据本发明,侧壁倾角可通过调整蚀刻参数加以改变。这可使侧壁两角度间过渡平滑,从而顺利地将金属注入倾斜开口。斜面的精确倾斜角及范围易通过改变蚀刻参数而修正,如蚀刻时间,蚀刻气体比例,腔体压力、腔内温度、磁场强度或衬底背面的压力。
斜面倾角间的平滑过渡使得顺畅地将金属注入有斜度的开口。精确的倾斜角度和范围易通过改变特定蚀刻的蚀刻时间加以调整,从而使金属顺畅地注入蚀刻开口。
以下例子说明在一介电层中蚀刻具有可变斜度的开口的本发明方法过程。然而本发明并不限于此处描述的细节。例1
用一带有器壁温度为35℃,阴极支持温度为20℃的市场上可买到的等离子蚀刻腔体,通孔在淀积在一氮化钛(TiN)层上的二氧化硅层内生成,如图3所示,在以下条件下进行:
压力             300毫乇(mTorr)
氮衬底压力       8乇
功率             900瓦
磁感应强度       80高斯
在二氧化硅层内生成一有斜度的开口的第一步是在腔体内通90秒100标准立方厘米(sscm)的CHF3和20sccm的氩气。结果形成侧壁斜度约69°,开口直径约980微米。
第二阶段气流改为30sccm CHF3和100sccm氩并继续通90秒。结果形成侧壁倾角约80°,通孔底部开口直径约610微米。图3是形成的有斜度的开口的显微照片。有斜度的侧壁是平滑的,晶片中看不到切口存在。例2
用例1的工艺条件,第一阶段持续时间为120秒,形成的开口直径约1000微米,侧壁倾角约67°。第二蚀刻阶段腔体压力由100毫乇代替300毫乇,持续时间为60秒。第二阶段形成一直径约600微米,侧壁倾角约81°的通孔底部开口。图4是结果的显微照片。另外,在初始蚀刻角和第二个蚀刻角之间形成了平滑过渡。无明显切口存在。
这样仅改变两个参数,蚀刻时间和蚀刻气体比例,开口的侧壁形状就可随意改变以形成有不同倾斜角度的不同尺寸的开口。可通过逐渐改变蚀刻气体比例得到更平滑的侧壁斜面。另外,改变其它参数,如压力、电源、磁场强度等,依据本发明可得到无数种侧壁斜面和形状。
例中选择的蚀刻气体在二氧化硅与通孔底部的氮化钛阻挡层间可得到高蚀刻选择性,然而,根据所遇到材料的性质,如下层的材料及所要求的蚀刻选择性,常用的其它针对二氧化硅的含氟蚀刻气体也可作为替代品。
本发明方法的另一好处是用于在被化学-机械抛光(CMP过程)后的二氧化硅层中蚀刻通孔。这种类型的抛光是用来使二氧化硅层平面化,尤其当淀积在如金属线这种拓朴性质上的二氧化硅层。然而虽然有效,但CMP并不能提供一个完全地平面的二氧化硅层,从而在这层上面将制作第二层器件。这样用单步蚀刻工序在厚度有变化的二氧化硅层上蚀刻许多通孔时,接近二氧化硅层底部的通孔尺寸也会随之不同。
图5说明在穿过具有可变厚度的二氧化硅层100的单步蚀刻过程中发生的情况(开口104中的虚线表示二氧化硅层100的初始厚度)。蚀刻后,所有开口104形成一预定的倾斜角度。这样,尽管开口顶部的尺寸几乎一样,但在衬底上,穿过二氧化硅层100的较厚部分102形成的开口104比穿过二氧化硅层较薄部分103形成的开口要小。这种情况是由于开口顶部聚合物形成所致。然而,所需蚀刻越深,在二氧化硅层与它下面衬底交界处的开口宽度越窄。与下层接触层的任何不对准,尤其是较小开口,都会导致错误的电连接。
然而,依照本发明过程,在第一步骤所有开口的上面部分都在二氧化硅层中蚀刻到一预定的深度。这些开口几乎有同样的宽度。第二步骤形成一种直壁的、几乎垂直的侧壁开口。这样在通孔底部的开口也几乎都有同样的尺寸,而与二氧化硅的层的厚度无关。仅仅开口的总深度有所不同。
虽然以具体实施例说明了本发明,但蚀刻气体、开口倾角大小等的不同变化,对于本领域技术人员在知晓本发明方法后均可实现。本发明仅由所附权利要求限定。

Claims (4)

1.一种在半导体衬体上形成通孔的等离子蚀刻方法,所述方法以单个等离子蚀刻腔体对介电性二氧化硅层用等离子蚀刻通孔开口,包括:
随着蚀刻的继续,通过在开口侧壁淀积不断增多的聚合物,等离子蚀刻出一部分地穿过二氧化硅层的有斜度的开口,
在剩下的二氧化硅层中,各向异性地等离子蚀刻出直壁的垂直开口,
其中通过改变蚀刻气体中成份的相对比例来改变侧壁的倾斜度。
2.如权利要求1所述的方法,其中等离子气体由含氟气体和氩气组成的。
3.如权利要求2所述的方法,其中所述的含氟蚀刻气体是CHF3
4.如权利要求1所述的方法,其中所述二氧化硅层是有厚度变化的。
CN98105790A 1997-03-27 1998-03-25 在半导体衬体上形成通孔的等离子蚀刻方法 Expired - Fee Related CN1133202C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US82646397A 1997-03-27 1997-03-27
US826,463 1997-03-27
US826463 1997-03-27

Publications (2)

Publication Number Publication Date
CN1221210A CN1221210A (zh) 1999-06-30
CN1133202C true CN1133202C (zh) 2003-12-31

Family

ID=25246607

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98105790A Expired - Fee Related CN1133202C (zh) 1997-03-27 1998-03-25 在半导体衬体上形成通孔的等离子蚀刻方法

Country Status (5)

Country Link
EP (1) EP0871213A3 (zh)
JP (1) JPH10275800A (zh)
KR (1) KR19980080764A (zh)
CN (1) CN1133202C (zh)
TW (1) TW459356B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783727A (zh) * 2015-11-23 2017-05-31 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933051A (en) * 1989-07-24 1990-06-12 Omi International Corporation Cyanide-free copper plating process
JP3252780B2 (ja) 1998-01-16 2002-02-04 日本電気株式会社 シリコン層のエッチング方法
DE10059836A1 (de) * 2000-12-01 2002-06-13 Infineon Technologies Ag Verfahren zur Strukturierung dielektrischer Schichten
JP3733021B2 (ja) * 2000-12-15 2006-01-11 シャープ株式会社 プラズマプロセス方法
KR20030002364A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체장치의 콘택홀 제조방법
ITMI20020931A1 (it) 2002-05-02 2003-11-03 St Microelectronics Srl Metodo per fabbricare circuiti elettronici integrati su un substrato semiconduttore
US20050014383A1 (en) * 2003-07-15 2005-01-20 Bing Ji Use of hypofluorites, fluoroperoxides, and/or fluorotrioxides as oxidizing agent in fluorocarbon etch plasmas
US7256134B2 (en) * 2003-08-01 2007-08-14 Applied Materials, Inc. Selective etching of carbon-doped low-k dielectrics
DE102004007167A1 (de) * 2004-02-09 2005-09-08 Infineon Technologies Ag Verfahren zum Herstellen geätzter Strukturen
US7560039B2 (en) 2004-09-10 2009-07-14 Lexmark International, Inc. Methods of deep reactive ion etching
KR100650766B1 (ko) * 2005-11-08 2006-11-27 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN102024696B (zh) * 2009-09-11 2012-08-22 中芯国际集成电路制造(上海)有限公司 开口及其形成方法
CN102064130B (zh) * 2009-11-12 2013-03-13 上海华虹Nec电子有限公司 利于金属填充的sdmos接触孔形状的形成方法
US8470635B2 (en) 2009-11-30 2013-06-25 Micron Technology, Inc. Keyhole-free sloped heater for phase change memory
US9156673B2 (en) 2010-09-18 2015-10-13 Fairchild Semiconductor Corporation Packaging to reduce stress on microelectromechanical systems
US9278845B2 (en) 2010-09-18 2016-03-08 Fairchild Semiconductor Corporation MEMS multi-axis gyroscope Z-axis electrode structure
US9095072B2 (en) 2010-09-18 2015-07-28 Fairchild Semiconductor Corporation Multi-die MEMS package
DE112011103124T5 (de) 2010-09-18 2013-12-19 Fairchild Semiconductor Corporation Biegelager zum Verringern von Quadratur für mitschwingende mikromechanische Vorrichtungen
WO2012037539A1 (en) 2010-09-18 2012-03-22 Fairchild Semiconductor Corporation Micromachined 3-axis accelerometer with a single proof-mass
CN103221779B (zh) 2010-09-18 2017-05-31 快捷半导体公司 微机械整体式六轴惯性传感器
WO2012040211A2 (en) 2010-09-20 2012-03-29 Fairchild Semiconductor Corporation Microelectromechanical pressure sensor including reference capacitor
CN103247569B (zh) * 2012-02-14 2018-04-10 联华电子股份有限公司 穿硅导通体的制法及结构
US9488693B2 (en) 2012-04-04 2016-11-08 Fairchild Semiconductor Corporation Self test of MEMS accelerometer with ASICS integrated capacitors
EP2647955B8 (en) 2012-04-05 2018-12-19 Fairchild Semiconductor Corporation MEMS device quadrature phase shift cancellation
KR102058489B1 (ko) 2012-04-05 2019-12-23 페어차일드 세미컨덕터 코포레이션 멤스 장치 프론트 엔드 전하 증폭기
EP2647952B1 (en) 2012-04-05 2017-11-15 Fairchild Semiconductor Corporation Mems device automatic-gain control loop for mechanical amplitude drive
US9625272B2 (en) 2012-04-12 2017-04-18 Fairchild Semiconductor Corporation MEMS quadrature cancellation and signal demodulation
DE102013014881B4 (de) * 2012-09-12 2023-05-04 Fairchild Semiconductor Corporation Verbesserte Silizium-Durchkontaktierung mit einer Füllung aus mehreren Materialien
EP2819162B1 (en) 2013-06-24 2020-06-17 IMEC vzw Method for producing contact areas on a semiconductor substrate
CN104671193A (zh) * 2013-12-03 2015-06-03 北京北方微电子基地设备工艺研究中心有限责任公司 深硅刻蚀方法
WO2015097942A1 (ja) * 2013-12-25 2015-07-02 キヤノンアネルバ株式会社 基板加工方法及び半導体装置の製造方法
US10141231B1 (en) 2017-08-28 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with wrapped-around epitaxial structure and manufacturing method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3615519A1 (de) * 1986-05-07 1987-11-12 Siemens Ag Verfahren zum erzeugen von kontaktloechern mit abgeschraegten flanken in zwischenoxidschichten
US5354386A (en) * 1989-03-24 1994-10-11 National Semiconductor Corporation Method for plasma etching tapered and stepped vias
US5021121A (en) * 1990-02-16 1991-06-04 Applied Materials, Inc. Process for RIE etching silicon dioxide
US5180689A (en) * 1991-09-10 1993-01-19 Taiwan Semiconductor Manufacturing Company Tapered opening sidewall with multi-step etching process
JP2913936B2 (ja) * 1991-10-08 1999-06-28 日本電気株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783727A (zh) * 2015-11-23 2017-05-31 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN106783727B (zh) * 2015-11-23 2019-11-01 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法

Also Published As

Publication number Publication date
CN1221210A (zh) 1999-06-30
TW459356B (en) 2001-10-11
EP0871213A2 (en) 1998-10-14
JPH10275800A (ja) 1998-10-13
KR19980080764A (ko) 1998-11-25
EP0871213A3 (en) 1999-03-03

Similar Documents

Publication Publication Date Title
CN1133202C (zh) 在半导体衬体上形成通孔的等离子蚀刻方法
US6136700A (en) Method for enhancing the performance of a contact
CN1273866C (zh) 镶嵌蚀刻方法中各向异性氮化物的蚀刻工艺
US7994634B2 (en) Semiconductor element and semiconductor element fabrication method
CN1666323A (zh) 具有改进型抗蚀剂及/或蚀刻轮廓特征的介电膜用蚀刻方法
CN1667817A (zh) 用于制造垂直dram中的钨/多晶硅字线结构的方法及由此制造的器件
CN1797715A (zh) 凹陷栅以及用于制造具有凹陷栅的半导体器件的方法
US6225213B1 (en) Manufacturing method for contact hole
US5849635A (en) Semiconductor processing method of forming an insulating dielectric layer and a contact opening therein
CN1529905A (zh) 有机绝缘膜的蚀刻方法和双波纹处理方法
CN101064296A (zh) 半导体装置及其制造方法
US20020151168A1 (en) Low k dielectric etch in high density plasma etcher
CN1236481C (zh) 改善阻障层的覆盖均匀性的方法及具有该阻障层的内连线
CN1220485A (zh) 半导体器件的制造方法
CN1536649A (zh) 半导体装置的制造方法
CN1790662A (zh) 插栓的形成方法与双镶嵌结构的制造方法
CN1451177A (zh) 改进的氟掺杂二氧化硅薄膜
CN1512547A (zh) 制造半导体器件的接触垫的方法
KR100529388B1 (ko) 반도체 소자의 층간절연막 형성방법
CN1296987C (zh) 接触孔的制造方法以及半导体元件的制造方法
CN1118863C (zh) 防止硅化物滋长的半导体器件制造方法
CN1310294C (zh) 填充间隙的方法与浅沟渠隔离结构的制造方法
CN1231951C (zh) 沟槽与孔洞的构造及其填充方法
CN2692839Y (zh) 改善阻障层的覆盖均匀性的内连线
KR100273224B1 (ko) 반도체소자의평탄화막형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20031231