CN113299643A - 半导体装置及半导体装置的制造方法 - Google Patents

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三塚要
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Abstract

本发明提供半导体装置及半导体装置的制造方法。优选避免破坏感测IGBT。所述半导体装置具备：半导体基板；晶体管部，其设置于半导体基板；电流感测部，其用于检测流经晶体管部的电流；发射电极，其被设定为晶体管部的发射极电位；感测电极，其与电流感测部电连接；齐纳二极管，其电连接到发射电极与感测电极之间。所述半导体装置的制造方法包括：在晶体管部设置半导体基板的步骤；设置对流经晶体管部的电流进行检测的电流感测部的步骤；设置被设定为晶体管部的发射极电位的发射电极的步骤；设置与电流感测部电连接的感测电极的步骤；设置电连接到发射电极与感测电极之间的齐纳二极管的步骤。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
在专利文献1中公开了在具备感测IGBT的半导体装置中设置齐纳二极管。
现有技术文献
专利文献1：国际公开第2017/141560号
发明内容
技术问题
优选避免破坏感测IGBT。
技术方案
在本发明的第1方式中，提供一种半导体装置，该半导体装置具备：半导体基板；晶体管部，其设置于半导体基板；电流感测部，其用于检测流经晶体管部的电流；发射电极，其被设定为晶体管部的发射极电位；感测电极，其与电流感测部电连接；以及齐纳二极管，其电连接到发射电极与感测电极之间。
齐纳二极管可以设置于半导体基板上。
半导体装置可以具备被设定为发射极电位且与齐纳二极管电连接的发射极电位电极。
半导体装置可以具备设置于半导体基板且被设定为发射极电位的第二导电型的阱区。半导体装置可以具备设置于发射极电位电极与阱区之间的层间绝缘膜。半导体装置可以具备设置于层间绝缘膜的接触孔，且将发射极电位电极与阱区电连接的接触部。
感测电极可以在俯视时形成为矩形。齐纳二极管可以沿着感测电极的至少两边设置。
齐纳二极管可以沿着感测电极的至少三边设置。
半导体装置可以在半导体基板的上方具备将发射极电位电极与发射电极连接的电极连接部。
齐纳二极管可以具有第一导电型区域和第二导电型区域。第一导电型区域和第二导电型区域在俯视时可以并排配置。
第一导电型区域的膜厚可以为0.3μm以上且1μm以下，第二导电型区域的膜厚可以为0.3μm以上且1μm以下。
半导体装置可以具备具有设置于半导体基板的二极管的温度感测部。温度感测部的二极管的膜厚可以与齐纳二极管的膜厚大致相同。
齐纳二极管的接合长度为0.6mm以上且3.0mm以下。
齐纳二极管可以具有：第二导电型的阱区；第一导电型区域，其在半导体基板中设置于阱区的上方；第二导电型区域，其在半导体基板中设置于第一导电型区域的上方。
晶体管部可以具有：第一导电型的漂移区；第二导电型的基区，其设置于漂移区的正面侧；第一导电型的发射区，其掺杂浓度比漂移区的掺杂浓度高；以及第二导电型的集电区，其掺杂浓度比基区的掺杂浓度高。第一导电型区域可以具有与发射区相同的膜厚和掺杂浓度。
在本发明的第2方式中，提供一种半导体装置的制造方法，该半导体装置的制造方法包括：在晶体管部设置半导体基板的步骤；设置对流经晶体管部的电流进行检测的电流感测部的步骤；设置发射电极的步骤，所述发射电极被设定为晶体管部的发射极电位；设置与电流感测部电连接的感测电极的步骤；设置电连接到发射电极与感测电极之间的齐纳二极管的步骤。
齐纳二极管的PN结构可以通过与温度感测部的二极管的PN结构共同的工艺形成。
半导体装置的制造方法可以包括设置被设定为发射极电位且与齐纳二极管电连接的发射极电位电极的步骤。
半导体装置的制造方法可以包括：设置第二导电型的阱区的步骤，所述阱区设置于半导体基板且被设定为发射极电位；在发射极电位电极与阱区之间设置层间绝缘膜的步骤；在层间绝缘膜设置接触孔的步骤；在接触孔设置将发射极电位电极与阱区电连接的接触部的步骤。
半导体装置的制造方法可以包括在半导体基板的上方设置将发射极电位电极与发射电极连接的电极连接部的步骤。
齐纳二极管的第一导电型的区域可以通过与晶体管部的第一导电型的发射区共同的工艺形成。
应予说明，上述的发明内容未列举本发明的所有必要特征。另外，这些特征群的子组合也另外能够成为发明。
附图说明
图1A表示实施例1的半导体装置100的俯视图的一例。
图1B表示实施例1的半导体装置100的俯视图的一例。
图1C是表示图1B中的a-a’截面的一例的图。
图2A表示感测电极140的周边的上表面的放大图的一例。
图2B是感测电极140和发射极电位电极142的放大图的一例。
图2C是表示图2B的b-b’截面的一例的图。
图2D是表示图2B的c-c’截面的一例的图。
图3A表示具备半导体装置100的半导体模块200的构成的概要。
图3B表示比较例的半导体装置的电路构成的一例。
图3C表示实施例的半导体模块200的电路构成的一例。
图4表示实施例2的半导体装置100的构成的一例。
图5A表示实施例3的半导体装置100的俯视图的一例。
图5B表示图5A的d-d’截面的一例。
图6表示温度感测部180的截面的一例。
图7A是实施例1或实施例2的半导体装置100的制造流程图的一例。
图7B是实施例3的半导体装置100的制造流程图的一例。
符号说明
1…半导体基板、12…发射区、14…基区、15…接触区、16…蓄积区、17…阱区、18…漂移区、20…缓冲区、21…正面、22…集电区、23…背面、24…集电极、25…连接部、30…虚设沟槽部、31…延伸部分、32…虚设绝缘膜、33…连接部分、34…虚设导电部、38…层间绝缘膜、40…栅极沟槽部、41…延伸部分、42…栅极绝缘膜、43…连接部分、44…栅极导电部、48…栅极流道、49…栅极氧化膜、50…栅极金属层、52…发射电极、54…接触孔、55…接触孔、56…接触孔、58…接触孔、59…接触孔、70…晶体管部、71…台面部、80…二极管部、81…台面部、82…阴极区、90…边界部、91…台面部、100…半导体装置、110…有源区、120…外周区、130…栅极焊盘、140…感测电极、141…电流感测部、142…发射极电位电极、144…接触部、146…电极连接部、147…氧化膜、150…阳极焊盘、152…阳极布线、160…阴极焊盘、162…阴极布线、170…齐纳二极管、171…第一导电型区域、172…第二导电型区域、174…层间绝缘膜、180…温度感测部、181…第一导电型区域、182…第二导电型区域、183…第一连接部、184…第二连接部、185…层间绝缘膜、186…层间绝缘膜、200…半导体模块、210…DCB基板、220…印制基板、230…铜基底
具体实施方式
以下，通过发明的实施方式说明本发明，但是以下的实施方式不限定权利要求的发明。另外，在实施方式中说明的特征的所有组合并不一定是发明的解决方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“正”或“上”，将另一侧称为“背”或“下”。将基板、层或其他部件的两个主面中的一个面称为上表面，将另一个面称为下表面。“正”、“上”、“背”和“下”的方向不限于重力方向或安装半导体装置时的方向。
在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴来说明技术事项。正交坐标轴只不过是确定构成要素的相对位置，并不限定特定的方向。例如，Z轴不限定表示相对于地面的高度方向。应予说明，+Z轴方向与-Z轴方向为彼此相反的方向。在未记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。另外，在本说明书中，有时将从+Z轴方向观察称为俯视。
在本说明书中称为“相同”或“相等”的情况下，可以包括具有因制造偏差等而引起的误差的情况。该误差例如为10％以内。
在本说明书中，将掺杂有杂质的掺杂区域的导电型设为P型或N型进行说明。但是，各掺杂区域的导电型也可以是各自相反的极性。另外，在本说明书中，记载为P+型或N+型的情况是指掺杂浓度比P型或N型高，记载为P-型或N-型的情况是指掺杂浓度比P型或N型低。
在本说明书中，掺杂浓度是指作为施主或受主而活化的杂质的浓度。在本说明书中，有时将施主与受主的浓度差作为施主或受主中的多的一方的浓度。该浓度差能够通过电压-电容测定法(CV法)来测定。另外，可以将通过扩展电阻测定法(SR)测得的载流子浓度作为施主或受主的浓度。另外，在施主或受主的浓度分布具有峰的情况下，可以将该峰值作为该区域中的施主或受主的浓度。在施主或受主所存在的区域中的施主或受主的浓度基本均匀的情况下等，可以将该区域中的施主浓度或受主浓度的平均值作为施主浓度或受主浓度。
图1A表示实施例1的半导体装置100的俯视图的一例。半导体装置100是具备晶体管部70和二极管部80的半导体芯片。半导体装置100具备温度感测部180，可以搭载于IPM(Intelligent Power Module：智能功率模块)等模块。
晶体管部70包含IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等晶体管。二极管部80包含续流二极管(FWD：Free Wheel Diode)等二极管。本例的半导体装置100是在同一芯片上具有晶体管部70和二极管部80的反向导通型IGBT(RC-IGBT：Reverse Conducting IGBT)。
半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。半导体基板10具有有源区110和外周区120。
晶体管部70是将设置于半导体基板10的下表面侧的集电区投影到半导体基板10的上表面而得的区域。集电区具有第二导电型。作为一例，集电区为P+型。
二极管部80是将设置于半导体基板10的下表面侧的阴极区投影到半导体基板10的上表面而得的区域。阴极区具有第一导电型。作为一例，本例的阴极区为N+型。
晶体管部70和二极管部80可以在XY平面内交替且周期性地排列。本例的晶体管部70和二极管部80具有多个晶体管部和二极管部。在晶体管部70和二极管部80之间的区域，可以在半导体基板10的上方设置栅极金属层50。
应予说明，本例的晶体管部70和二极管部80具有沿Y轴方向延伸的沟槽部。但是，晶体管部70和二极管部80也可以具有沿X轴方向延伸的沟槽部。
有源区110具有晶体管部70和二极管部80。有源区110是在将半导体装置100控制为导通状态的情况下在半导体基板10的上表面与下表面之间流通主电流的区域。即，是从半导体基板10的上表面到下表面，或者从半导体基板10的下表面到上表面，在半导体基板10的内部沿深度方向流通电流的区域。在本说明书中，将晶体管部70和二极管部80分别称为元件部或元件区域。
应予说明，在俯视时，被两个元件部夹着的区域也设为有源区110。在本例中，被元件部夹着且设置有栅极金属层50的区域也包含在有源区110中。
栅极金属层50由含有金属的材料形成。例如，栅极金属层50由铝、铝-硅合金或铝-硅-铜合金形成。栅极金属层50与晶体管部70的栅极导电部电连接，向晶体管部70供给栅极电压。栅极金属层50以俯视时包围有源区110的外周的方式设置。栅极金属层50与设置于外周区120的栅极焊盘130电连接。栅极金属层50可以沿半导体基板10的外周端设置。另外，栅极金属层50在俯视时可以设置于温度感测部180的周围和/或晶体管部70和二极管部80之间。
外周区120在俯视时是有源区110与半导体基板10的外周端之间的区域。外周区120在俯视时以包围有源区110的方式设置。在外周区120可以配置用于利用导线等将半导体装置100与外部的装置连接的一个以上的金属的焊盘。应予说明，外周区120可以具有边缘终端结构部。边缘终端结构部缓和半导体基板10的上表面侧的电场集中。例如，边缘终端结构部具有保护环、场板和降低表面电场以及将这些组合而成的结构。
正面电极设置于半导体基板10的上方。正面电极包含后述的发射电极52。正面电极可以包含栅极焊盘130、感测电极140、阳极焊盘150和阴极焊盘160。正面电极通过引线键合等与半导体装置100的外部的电极连接。应予说明，正面电极的个数和位置不限于本例。
栅极焊盘130介由栅极金属层50与晶体管部70的栅极导电部电连接。栅极焊盘130被设定为栅极电位。本例的栅极焊盘130在俯视时为矩形。
感测电极140与电流感测部141电连接。感测电极140检测流经电流感测部141的电流。本例的感测电极140在俯视时为矩形。
电流感测部141检测流经晶体管部70的电流。电流感测部141设置于感测电极140的下方。电流感测部141具有与晶体管部70对应的结构，模拟晶体管部70的动作。在电流感测部141流通与流经晶体管部70的电流成比例的电流。因此，能够监视流经晶体管部70的电流。
阳极焊盘150与温度感测部180的阳极区电连接。阳极焊盘150通过阳极布线152与温度感测部180的阳极区连接。本例的阳极焊盘150在俯视时为矩形。
阴极焊盘160与温度感测部180的阴极区电连接。阴极焊盘160通过阴极布线162与温度感测部180的阴极区连接。本例的阴极焊盘160在俯视时为矩形。
温度感测部180设置于有源区110的上方。温度感测部180检测有源区110的温度。温度感测部180可以具有由单晶或多晶硅形成的二极管。温度感测部180用于检测半导体装置100的温度，保护半导体芯片免受过热的影响。温度感测部180与恒流源连接。如果半导体装置100的温度发生变化，则流经温度感测部180的电流的正向电压发生变化。半导体装置100能够基于正向电压的变化来检测温度。温度感测部180在Y轴方向具有长度方向，在X轴方向具有宽度方向，但是不限于此。
本例的温度感测部180在俯视时设置于有源区110的中央附近。温度感测部180也可以设置于晶体管部70和二极管部80的任意区域。即，在设置有温度感测部180的半导体基板10的下表面侧，可以设置第二导电型的集电区，也可以设置第一导电型的阴极区。温度感测部180与晶体管部70和二极管部80邻接地设置。
阳极布线152和阴极布线162在俯视时设置于有源区110的上方。另外，阳极布线152和阴极布线162从温度感测部180延伸设置到外周区120。本例的阳极布线152和阴极布线162从温度感测部180向Y轴方向延伸设置。阳极布线152和阴极布线162可以由与正面电极相同的材料构成。
图1B表示实施例1的半导体装置100的俯视图的一例。在本例中，示出有源区110的端部的放大图。
晶体管部70是将设置于半导体基板10的背面侧的集电区22投影到半导体基板10的上表面而得的区域。集电区22具有第二导电型。作为一例，本例的集电区22为P+型。晶体管部70包含位于晶体管部70与二极管部80的边界的边界部90。
二极管部80是将设置于半导体基板10的背面侧的阴极区82投影到半导体基板10的上表面而得的区域。阴极区82具有第一导电型。作为一例，本例的阴极区82为N+型。
本例的半导体装置100在半导体基板10的正面具备栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15和阱区17。另外，本例的半导体装置100具备设置于半导体基板10的正面的上方的发射电极52和栅极金属层50。
发射电极52设置于栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15和阱区17的上方。另外，栅极金属层50设置于栅极沟槽部40和阱区17的上方。本例的发射电极52被设定为晶体管部70的发射极电位。
发射电极52和栅极金属层50由含有金属的材料形成。例如，发射电极52中至少一部分的区域可以由铝、铝-硅合金或铝-硅-铜合金形成。发射电极52可以在由铝等形成的区域的下层具有由钛和/或钛化合物等形成的势垒金属。发射电极52和栅极金属层50彼此分离地设置。
发射电极52和栅极金属层50隔着层间绝缘膜38设置于半导体基板10的上方。层间绝缘膜38在图1A中被省略。在层间绝缘膜38贯通地设置有接触孔54、接触孔55和接触孔56。
接触孔55将栅极金属层50与晶体管部70内的栅极导电部连接。可以在接触孔55的内部形成由钨等形成的插塞。
接触孔56将发射电极52与虚设沟槽部30内的虚设导电部连接。可以在接触孔56的内部形成由钨等形成的插塞。
连接部25将发射电极52或栅极金属层50等正面电极与半导体基板10电连接。在一例中，连接部25设置于栅极金属层50与栅极导电部之间。连接部25也设置于发射电极52与虚设导电部之间。连接部25为掺杂有杂质的多晶硅等具有导电性的材料。在这里，连接部25为掺杂有N型杂质的多晶硅(N+)。连接部25隔着氧化膜等绝缘膜等设置于半导体基板10的正面的上方。
栅极沟槽部40沿着预定的排列方向(在本例中为X轴方向)以预定的间隔排列。本例的栅极沟槽部40可以具有：两个延伸部分41，沿着与半导体基板10的正面平行且与排列方向垂直的延伸方向(在本例中为Y轴方向)延伸；连接部分43，将两个延伸部分41连接。
连接部分43优选至少一部分形成为弯曲状。通过将栅极沟槽部40的两个延伸部分41的端部连接，从而能够缓和延伸部分41的端部处的电场集中。在栅极沟槽部40的连接部分43中，栅极金属层50可以与栅极导电部连接。
虚设沟槽部30是与发射电极52电连接的沟槽部。虚设沟槽部30与栅极沟槽部40同样地沿着预定的排列方向(在本例中为X轴方向)以预定的间隔排列。本例的虚设沟槽部30可以与栅极沟槽部40同样地在半导体基板10的正面具有U字形状。即，虚设沟槽部30可以具有沿着延伸方向延伸的两个延伸部分31和将两个延伸部分31连接的连接部分33。
本例的晶体管部70具有使两个栅极沟槽部40和三个虚设沟槽部30重复排列的结构。即，本例的晶体管部70以2：3的比率具有栅极沟槽部40和虚设沟槽部30。例如晶体管部70在两根延伸部分41之间具有一根延伸部分31。另外，晶体管部70与栅极沟槽部40邻接地具有两根延伸部分31。
但是，栅极沟槽部40与虚设沟槽部30的比率不限于本例。栅极沟槽部40与虚设沟槽部30的比率可以是1：1，也可以是2：4。另外，也可以采用在晶体管部70中不设置虚设沟槽部30而全部为栅极沟槽部40的所谓的全栅极结构。
阱区17为设置于比后述的漂移区18更靠近半导体基板10的正面侧的位置的第二导电型的区域。阱区17为设置于半导体装置100的边缘侧的阱区的一例。作为一例，阱区17为P+型。阱区17从设置有栅极金属层50的一侧的有源区的端部起在预先设定的范围内形成。阱区17的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度更深。栅极沟槽部40和虚设沟槽部30的、靠栅极金属层50侧的一部分区域形成于阱区17。栅极沟槽部40和虚设沟槽部30的延伸方向的端部的底部可以被阱区17覆盖。
接触孔54在晶体管部70中形成于发射区12和接触区15的各区域的上方。另外，接触孔54在二极管部80中设置于基区14的上方。接触孔54在边界部90中设置于接触区15的上方。接触孔54在二极管部80中设置于基区14的上方。任意接触孔54均未设置于在Y轴方向两端设置的阱区17的上方。这样，在层间绝缘膜形成有一个或多个接触孔54。一个或多个接触孔54可以被设置为沿延伸方向延伸。
边界部90为设置于晶体管部70并与二极管部80邻接的区域。边界部90具有接触区15。本例的边界部90不具有发射区12。在一例中，边界部90的沟槽部为虚设沟槽部30。本例的边界部90以X轴方向上的两端成为虚设沟槽部30的方式配置。
台面部71、台面部91和台面部81是在与半导体基板10的正面平行的面内与沟槽部邻接地设置的台面部。台面部可以是指相邻的两个沟槽部所夹的半导体基板10的部分，且从半导体基板10的正面到各沟槽部的最深的底部的深度为止的部分。可以将各沟槽部的延伸部分作为一个沟槽部。即，可以将被两个延伸部分夹着的区域作为台面部。
台面部71在晶体管部70中与虚设沟槽部30和栅极沟槽部40中的至少一个邻接地设置。台面部71在半导体基板10的正面具有阱区17、发射区12、基区14和接触区15。在台面部71中，发射区12和接触区15在延伸方向上被交替地设置。
台面部91设置于边界部90。台面部91在半导体基板10的正面具有接触区15和阱区17。
台面部81在二极管部80中设置于被相邻的虚设沟槽部30夹着的区域。台面部81在半导体基板10的正面具有基区14、接触区15和阱区17。
基区14是在晶体管部70和二极管部80中设置于半导体基板10的正面侧的第二导电型的区域。作为一例，基区14为P-型。基区14可以在半导体基板10的正面设置于台面部71和台面部91的在Y轴方向上的两端部。应予说明，图1A仅示出该基区14的在Y轴方向上的一个端部。
发射区12是掺杂浓度比漂移区18高的第一导电型的区域。作为一例，本例的发射区12为N+型。发射区12的掺杂剂的一例为砷(As)。发射区12以与栅极沟槽部40接触的方式设置于台面部71的正面。发射区12可以从夹着台面部71的两根沟槽部中的一根沟槽部沿X轴方向延伸设置到另一根沟槽部。发射区12也设置于接触孔54的下方。
另外，发射区12可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。本例的发射区12与虚设沟槽部30接触。发射区12也可以不设置于边界部90的台面部91。
接触区15是掺杂浓度比基区14高的第二导电型的区域。作为一例，本例的接触区15为P+型。本例的接触区15设置于台面部71和台面部91的正面。接触区15可以从夹着台面部71或台面部91的两根沟槽部中的一根沟槽部沿X轴方向延伸设置到另一根沟槽部。接触区15可以与栅极沟槽部40接触，也可以不与栅极沟槽部40接触。另外，接触区15可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。在本例中，接触区15与虚设沟槽部30和栅极沟槽部40接触。接触区15也设置于接触孔54的下方。应予说明，接触区15也可以设置于台面部81。
图1C是表示图1B中的a-a’截面的一例的图。a-a’截面是在晶体管部70中通过发射区12的XZ面。本例的半导体装置100在a-a’截面中具有半导体基板10、层间绝缘膜38、发射电极52和集电极24。发射电极52形成于半导体基板10和层间绝缘膜38的上方。
漂移区18是设置于半导体基板10的第一导电型的区域。作为一例，本例的漂移区18为N-型。漂移区18可以是在半导体基板10中未形成其他掺杂区域而残留的区域。即，漂移区18的掺杂浓度可以为半导体基板10的掺杂浓度。
缓冲区20是设置于漂移区18的下方的第一导电型的区域。作为一例，本例的缓冲区20为N型。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达第二导电型的集电区22和第一导电型的阴极区82的场截止层发挥功能。
集电区22在晶体管部70中设置于缓冲区20的下方。阴极区82在二极管部80中设置于缓冲区20的下方。集电区22与阴极区82的边界是晶体管部70与二极管部80的边界。
集电极24形成于半导体基板10的背面23。集电极24由金属等导电材料形成。
基区14是在台面部71、台面部91和台面部81中设置于基区14的上方的第二导电型的区域。基区14以与栅极沟槽部40接触的方式设置。基区14可以以与虚设沟槽部30接触的方式设置。
发射区12在台面部71中设置于基区14与正面21之间。发射区12以与栅极沟槽部40接触的方式设置。发射区12可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。应予说明，发射区12也可以不设置于台面部91。
接触区15在台面部91中设置于基区14的上方。接触区15在台面部91以与栅极沟槽部40接触的方式设置。在其他截面中，接触区15可以设置于台面部71的正面21。
蓄积区16是设置于比漂移区18更靠近半导体基板10的正面21侧的位置的第一导电型的区域。作为一例，本例的蓄积区16为N+型。蓄积区16设置于晶体管部70和二极管部80。本例的蓄积区16也设置于边界部90。由此，半导体装置100能够避免蓄积区16的掩模错位。
另外，蓄积区16以与栅极沟槽部40接触的方式设置。蓄积区16可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。蓄积区16的掺杂浓度比漂移区18的掺杂浓度更高。通过设置蓄积区16，能够提高载流子注入促进效应(IE效应)，能够降低晶体管部70的导通电压。
一个以上的栅极沟槽部40和一个以上的虚设沟槽部30设置于正面21。各沟槽部从正面21设置到漂移区18。在设置有发射区12、基区14、接触区15和蓄积区16中的至少任一个的区域中，各沟槽部也贯通这些区域并到达漂移区18。沟槽部贯通掺杂区域不限于以在形成掺杂区域之后形成沟槽部的顺序制造。在形成沟槽部之后，在沟槽部之间形成掺杂区域的情况也包含在沟槽部贯通掺杂区域的情况中。
栅极沟槽部40具有形成于正面21的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式形成。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成于比栅极绝缘膜42靠近内侧的位置。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。栅极沟槽部40在正面21被层间绝缘膜38覆盖。
栅极导电部44包含在半导体基板10的深度方向上与隔着栅极绝缘膜42在台面部71侧邻接的基区14对置的区域。如果在栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽接触的界面的表层形成由电子的反转层形成的沟道。
虚设沟槽部30可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有形成于正面21侧的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式形成。虚设导电部34形成于虚设沟槽的内部，且形成于比虚设绝缘膜32靠近内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设沟槽部30在正面21被层间绝缘膜38覆盖。
层间绝缘膜38设置于正面21。在层间绝缘膜38的上方设置有发射电极52。在层间绝缘膜38设置有用于将发射电极52和半导体基板10电连接的一个或多个接触孔54。接触孔55和接触孔56也可以同样地被设置成贯通层间绝缘膜38。
图2A表示感测电极140的周边的上表面的放大图的一例。半导体装置100具备齐纳二极管170。
齐纳二极管170为过电压保护用的二极管。半导体装置100通过设置齐纳二极管170，能够防止由过电压导致的电流感测部141的破坏。本例的齐纳二极管170电连接到发射电极52与感测电极140之间。齐纳二极管170设置于半导体基板10上。但是，由于本例的齐纳二极管170设置于外周区120，所以无需缩小有源区110的面积。
在一例中，齐纳二极管170在俯视时沿感测电极140的外周设置。齐纳二极管170可以沿感测电极140的两边设置。本例的齐纳二极管170沿感测电极140的至少三边设置。
例如，齐纳二极管170的接合长度为感测电极140的外周的20％以上且100％以下。齐纳二极管170的接合长度是指在俯视时齐纳二极管170延伸的长度。在一例中，齐纳二极管170的接合长度为0.6mm以上且3.0mm以下。通过齐纳二极管170的接合长度增长，从而流经齐纳二极管170的电流增大。
发射极电位电极142被设定为晶体管部70的发射极电位。发射极电位电极142与齐纳二极管170电连接。发射极电位电极142在俯视时沿感测电极140的外周设置。本例的发射极电位电极142覆盖感测电极140的整周而设置，但是不限于此。发射极电位电极142可以由与感测电极140等正面电极相同的材料设置。
图2B是感测电极140和发射极电位电极142的放大图的一例。齐纳二极管170设置于感测电极140和发射极电位电极142的下方。齐纳二极管170沿感测电极140的外周和发射极电位电极142的内周设置。
接触部144将发射极电位电极142设定为发射极电位。接触部144将发射极电位电极142与设定为发射极电位的阱区17电连接。接触部144设置于未设置齐纳二极管170的区域。稍后对接触部144进行叙述。在本例中，接触部144沿感测电极140的一边设置，齐纳二极管170沿感测电极140的另外三边设置。接触部144也可以沿感测电极140的两边以上设置。
图2C是表示图2B的b-b’截面的一例的图。b-b’截面是通过齐纳二极管170的XZ面。
齐纳二极管170具有第一导电型区域171和第二导电型区域172。第二导电型区域172包含第二导电型区域172a和第二导电型区域172b。第一导电型区域171和第二导电型区域172在俯视时并排配置。在本例中，在第二导电型区域172a与第二导电型区域172b之间设置有第一导电型区域171。
第一导电型区域171是掺杂浓度比漂移区18高的第一导电型的区域。第一导电型区域171设置于第二导电型区域172a与第二导电型区域172b之间。例如，第一导电型区域171通过砷的离子注入而形成。应予说明，第一导电型区域171也可以通过与其他第一导电型的区域共同的工艺形成。共同的工艺是指在相同的条件下同时执行的工艺。
第二导电型区域172是掺杂浓度比基区14更高的第二导电型的区域。第二导电型区域172a介由接触孔58与感测电极140电连接。第二导电型区域172b介由接触孔59与发射极电位电极142电连接。例如，第二导电型区域172通过硼的离子注入而形成。应予说明，第二导电型区域172也可以通过与其他第二导电型的区域共同的工艺形成。
在一例中，齐纳二极管170通过向多晶硅等半导体层进行离子注入而形成。第一导电型区域171和第二导电型区域172具有相同的膜厚。第一导电型区域171和第二导电型区域172的膜厚可以分别为0.3μm以上且1μm以下。例如，第一导电型区域171和第二导电型区域172的膜厚为0.5μm。通过适当设定齐纳二极管170的膜厚，从而能够在齐纳二极管170的整个面形成任一导电型的区域后，使一部分反转为其他导电型的区域。
层间绝缘膜38设置于发射极电位电极142与阱区17之间。例如，层间绝缘膜38具有0.8μm以上且1.2μm以下的膜厚。在层间绝缘膜38的下方设置有设定为栅极电位的栅极流道48。
层间绝缘膜174设置于齐纳二极管170的下方。层间绝缘膜174设置于齐纳二极管170与阱区17之间。例如，层间绝缘膜174的膜厚为0.2μm以下。层间绝缘膜174可以为HTO(High Temperature Oxide：高温氧化物)膜。
栅极流道48是设置于半导体基板10的正面21且被设定为栅极电位的布线。例如，栅极流道48通过用聚酰亚胺等绝缘膜覆盖添加有杂质的多晶硅或金属等导电材料而形成。栅极流道48的膜厚可以与齐纳二极管170的半导体层的膜厚相同，也可以比半导体层的膜厚更厚。在一例中，栅极流道48的膜厚为0.8μm。
栅极氧化膜49设置于半导体基板10的正面21与栅极流道48之间。通过设置栅极氧化膜49，从而能够防止正面21与栅极流道48之间的短路。栅极氧化膜49的膜厚优选为0.08μm以上且0.12μm以下，更优选为0.1μm。栅极氧化膜49可以通过与虚设绝缘膜32和栅极绝缘膜42共同的工艺形成。
图2D是表示图2B的c-c’截面的一例的图。c-c’截面是通过接触部144的YZ面。
接触部144设置于层间绝缘膜38的接触孔，将发射极电位电极142与阱区17电连接。本例的接触部144具有形成于不同的接触孔的接触部144a和接触部144b。接触部144也可以被设置为沿X轴方向延伸。接触部144的形状不限于此。
本例的阱区17被设定为发射极电位。因此，通过接触部144而与阱区17连接的发射极电位电极142被设定为发射极电位。
图3A表示具备半导体装置100的半导体模块200的构成的概要。半导体模块200具备DCB基板210、印制基板220和铜基底230。
DCB基板210具有设置有齐纳二极管170的半导体装置100。即，齐纳二极管170设置于DCB基板210侧。印制基板220具有感测电阻Rs。DCB基板210设置于散热用的铜基底230。在DCB基板210与铜基底230之间存在寄生电容。
在这里，有时由于意外的外部放电等，噪声电流流过驱动器/发射极布线，产生di/dt电动势。存在电容成分小的电流感测部141的感测IGBT被di/dt电动势破坏的故障模式。本例的半导体装置100通过设置齐纳二极管170，从而能够防止感测IGBT的故障。另外，由于本例的半导体装置100将齐纳二极管170设置在半导体基板10上，所以能够在不追加外部保护电路的情况下抑制感测IGBT的破坏。
图3B表示比较例的半导体装置的电路构成的一例。由于本例的半导体装置不具备齐纳二极管170，所以有时在产生di/dt电动势的情况下因G-S间耐压而导致感测IGBT发生故障。
主IGBT具备与感测IGBT共同的集电极和栅电极。感测IGBT的有源区的面积小于主IGBT的有源区的面积。例如，感测IGBT的有源区的面积为主IGBT的有源区的面积的1/1000以下。
例如，在产生di/dt电动势的情况下，在主IGBT的G-E间和感测IGBT的G-S间产生过电压。然后，根据主IGBT的栅极电容Cge与感测IGBT的栅极电容Cgs的电容比，使G-S间分担电压。在这里，如果产生超过感测IGBT的G-S间耐圧的电压，则会出现感测IGBT发生故障的情况。
图3C是表示实施例的半导体模块200的电路构成的一例。在本例的半导体装置中，即使在产生电路内过电压的情况下，也能够避免因齐纳二极管170击穿而导致电压在电流感测部141的G-S间集中。由此，电流感测部141得到保护。
图4表示实施例2的半导体装置100的构成的一例。本例的半导体装置100具备电极连接部146。
电极连接部146在半导体基板10的上方将发射极电位电极142与发射电极52连接。由此，发射极电位电极142被设定为发射极电位。电极连接部146可以由与发射电极52或发射极电位电极142相同的材料设置。电极连接部146可以通过与发射电极52等正面电极共同的工艺形成。
本例的电极连接部146在比阴极焊盘160更靠近芯片的外侧的位置将发射极电位电极142与发射电极52连接。电极连接部146的位置不限于本例。在设置有电极连接部146的区域，可以不设置栅极金属层50。被电极连接部146中断的栅极金属层50可以介由栅极流道48进行连接。
图5A表示实施例3的半导体装置100的俯视图的一例。本例的半导体装置100具有介由半导体基板10与发射电极52电连接的齐纳二极管170。本例的半导体装置100在不具有发射极电位电极142这一点上与实施例1和实施例2不同。
在图5A中，齐纳二极管170在俯视时设置于感测电极140的Y轴方向正侧的端部，但只要是从感测电极140的Y轴方向正侧的端部到电流感测部141之间，则可以设置于任何位置。齐纳二极管170在俯视时沿X轴方向延伸地设置。但是，齐纳二极管170的形状不限于本例。即，只要齐纳二极管170电连接到发射电极52与感测电极140之间，则不特别限定形状和位置。
图5B表示图5A的d-d’截面的一例。本例的齐纳二极管170由在深度方向上形成的第一导电型区域171和第二导电型区域172构成。第二导电型区域172包含第二导电型区域172a和第二导电型区域172b。
第一导电型区域171在半导体基板10中设置于阱区17的上方。本例的第一导电型区域171设置于作为阱区17的第二导电型区域172b的上方。第一导电型区域171可以通过与其他第一导电型的区域共同的工艺形成。例如，第一导电型区域171可以通过与发射区12共同的工艺形成，具有与发射区12相同的膜厚和掺杂浓度。
第二导电型区域172a在半导体基板10中设置于第一导电型区域171的上方。第二导电型区域172a可以通过与其他第二导电型的区域共同的工艺形成。例如，第二导电型区域172a通过与晶体管部70的第二导电型的接触插塞共同的工艺形成。
第二导电型区域172b设置于第一导电型区域171的下方。第二导电型区域172b为阱区17的至少一部分。第二导电型区域172b作为齐纳二极管170的第二导电型区域而发挥功能。
氧化膜147设置于阱区17与阱区17彼此之间的正面21的上方。例如，氧化膜147的膜厚为1μm以下。在氧化膜147的上表面可以设置栅极流道48。栅极流道48可以被设置为向感测电极140和发射电极52的下方延伸。栅极流道48可以通过层间绝缘膜38与正面电极分离。
图6表示温度感测部180的截面一例。该图特别地对形成有温度感测部180的区域附近的截面进行了示出。
温度感测部180具有设置于半导体基板10的二极管。温度感测部180利用二极管的电流-电压特性根据温度而发生变化的情况来检测半导体装置100的温度。温度感测部180隔着层间绝缘膜186配置于半导体基板10的上方。另外，温度感测部180形成于阱区17的上方。本例的温度感测部180具备第一导电型区域181、第二导电型区域182、第一连接部183、第二连接部184和层间绝缘膜185。
第一导电型区域181和第二导电型区域182构成PN二极管。例如，第一导电型区域181由N型半导体形成，作为阴极区发挥功能。第二导电型区域182可以由P型半导体形成，作为阳极区发挥功能。第一导电型区域181和第二导电型区域182设置于层间绝缘膜186上。
应予说明，温度感测部180的二极管的膜厚和齐纳二极管170的膜厚可以大致相同。即，第一导电型区域181和第二导电型区域182的膜厚可以与第一导电型区域171和第二导电型区域172的膜厚相同。第一导电型区域181和第二导电型区域182可以通过与第一导电型区域171和第二导电型区域172共同的工艺形成。
第一连接部183与第一导电型区域181电连接。第二连接部184与第二导电型区域182电连接。第一连接部183通过阴极布线162与阴极焊盘160电连接。第二连接部184通过阳极布线152与阳极焊盘150电连接。
层间绝缘膜185设置于第一导电型区域181和第二导电型区域182的上表面。另外，层间绝缘膜185设置于层间绝缘膜186的上表面。层间绝缘膜185具有用于将第一连接部183与第一导电型区域181电连接的接触孔。层间绝缘膜185具有用于将第二连接部184与第二导电型区域182电连接的接触孔。层间绝缘膜185可以通过与层间绝缘膜38共同的工艺形成。
本例的温度感测部180在对应的半导体基板10的背面23侧具有阱区17。在温度感测部180的下方可以设置晶体管部70和二极管部80等元件区域。在本例的温度感测部180的下方设置有集电区22。即，温度感测部180设置于晶体管部70。应予说明，温度感测部180也可以设置于二极管部80。
图7A是实施例1或实施例2的半导体装置100的制造流程图的一例。在步骤S100中，形成阱区17。在步骤S102中，形成层间绝缘膜174。层间绝缘膜174可以设置于半导体基板10的整个面。可以与层间绝缘膜174同时地形成温度感测部180的层间绝缘膜186。
在步骤S104中，形成半导体层。例如，半导体层是用于形成齐纳二极管170或温度感测部180的多晶硅层。半导体层可以形成于半导体基板10的整个面。齐纳二极管170的PN结构可以通过与温度感测部180的二极管的PN结构共同的工艺形成。即，无需为了齐纳二极管170设置新的工序。
在步骤S106中，通过向半导体层的离子注入来形成第二导电型区域。作为第二导电型区域，可以通过共同的工艺形成第二导电型区域172和第二导电型区域182。在步骤S108中，通过图案化和蚀刻，留下作为第一导电型区域和第二导电型区域所需的区域。
在步骤S110中，通过向半导体层的离子注入来形成第一导电型区域。作为第一导电型区域，可以通过共同的工艺形成第一导电型区域171和第一导电型区域181。例如，第一导电型区域171和第一导电型区域181通过使在步骤S106中作为第二导电型区域172和第二导电型区域182形成的区域的一部分的导电型反转而形成。
在步骤S112中，形成层间绝缘膜38。可以与层间绝缘膜38同时地形成温度感测部180的层间绝缘膜185。在步骤S114中，在层间绝缘膜38形成接触孔。也可以与层间绝缘膜38的接触孔同时地形成层间绝缘膜185的接触孔。在步骤S116中，形成正面电极。在步骤S116中，接触部144可以通过与发射极电位电极142共同的工艺形成。
在实施例2中，在形成步骤S114的接触孔的步骤中，无需形成用于设置接触部144的接触孔。另一方面，在步骤S116中，在形成正面电极时，通过与发射极电位电极142和发射电极52共同的工艺形成电极连接部146。
在本例的半导体装置100的制造方法中，通过使齐纳二极管170的形成工序与其他工序共同化，从而能够在不设置专用的工序的情况下形成齐纳二极管170。因此，容易追加齐纳二极管170。
图7B是实施例3的半导体装置100的制造流程图的一例。在步骤S300中，形成阱区17。在步骤S302中，形成发射区12和第一导电型区域。作为第一导电型区域，可以通过共同的工艺形成第一导电型区域171和第一导电型区域181。另外，第一导电型区域171可以通过与晶体管部70的发射区12共同的工艺形成。
在步骤S304中，形成第二导电型区域。作为第二导电型区域，也可以通过共同的工艺形成第二导电型区域172和第二导电型区域182。在步骤S306中，形成层间绝缘膜38。可以与层间绝缘膜38同时地形成温度感测部180的层间绝缘膜185。
在步骤S308中，在层间绝缘膜38形成接触孔。也可以与层间绝缘膜38的接触孔同时地形成层间绝缘膜185的接触孔。在步骤S310中，形成正面电极。
以上，使用实施方式说明了本发明，但是本发明的技术范围不限于上述实施方式中记载的范围。对上述实施方式进行各种改变或改良对于本领域技术人员而言也是明确的。根据权利要求书的记载可知其进行了各种改变或改良的方式也包含在本发明的技术方案内。
应当注意的是，在权利要求书、说明书和附图中所示的装置和方法中的动作、顺序、步骤和阶段等各处理的执行顺序并未特别明确“在……之前”，“事先”等，另外，只要不是后续处理中需要使用之前处理的结果，就可以按任意顺序实现。方便起见，对权利要求书、说明书和附图中的动作流程使用“首先”，“接下来”等进行说明，也不表示一定要按照该顺序实施。

Claims (19)

1.一种半导体装置，其特征在于，具备：
半导体基板；
晶体管部，其设置于所述半导体基板；
电流感测部，其用于检测流经所述晶体管部的电流；
发射电极，其被设定为所述晶体管部的发射极电位；
感测电极，其与所述电流感测部电连接；以及
齐纳二极管，其电连接到所述发射电极与所述感测电极之间。
2.根据权利要求1所述的半导体装置，其特征在于，所述齐纳二极管设置于所述半导体基板上。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述半导体装置具备发射极电位电极，所述发射极电位电极被设定为所述发射极电位，且与所述齐纳二极管电连接。
4.根据权利要求3所述的半导体装置，其特征在于，所述半导体装置具备：
第二导电型的阱区，其设置于所述半导体基板，且被设定为所述发射极电位；
层间绝缘膜，其设置于所述发射极电位电极与所述阱区之间；以及
接触部，其设置于所述层间绝缘膜的接触孔，且将所述发射极电位电极与所述阱区电连接。
5.根据权利要求4所述的半导体装置，其特征在于，在俯视时，所述感测电极形成为矩形，
所述齐纳二极管沿着所述感测电极的至少两边设置。
6.根据权利要求5所述的半导体装置，其特征在于，所述齐纳二极管沿着所述感测电极的至少三边设置。
7.根据权利要求3～6中任一项所述的半导体装置，其特征在于，所述半导体装置在所述半导体基板的上方具备将所述发射极电位电极与所述发射电极连接的电极连接部。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述齐纳二极管具有第一导电型区域和第二导电型区域，
在俯视时，所述第一导电型区域和所述第二导电型区域并排配置。
9.根据权利要求8所述的半导体装置，其特征在于，所述第一导电型区域的膜厚为0.3μm以上且1μm以下，所述第二导电型区域的膜厚为0.3μm以上且1μm以下。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，所述半导体装置具备温度感测部，所述温度感测部具有设置于所述半导体基板的二极管，
所述温度感测部的所述二极管的膜厚与所述齐纳二极管的膜厚大致相同。
11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，所述齐纳二极管的接合长度为0.6mm以上且3.0mm以下。
12.根据权利要求1或2所述的半导体装置，其特征在于，所述齐纳二极管具有：
第二导电型的阱区；
第一导电型区域，其在所述半导体基板中设置于所述阱区的上方；以及
第二导电型区域，其在所述半导体基板中设置于所述第一导电型区域的上方。
13.根据权利要求12所述的半导体装置，其特征在于，所述晶体管部具有：
第一导电型的漂移区；
第二导电型的基区，其设置于所述漂移区的正面侧；
第一导电型的发射区，其掺杂浓度比所述漂移区的掺杂浓度高；以及
第二导电型的集电区，其掺杂浓度比所述基区的掺杂浓度高，
所述第一导电型区域具有与所述发射区相同的膜厚和掺杂浓度。
14.一种半导体装置的制造方法，其特征在于，包括：
在晶体管部设置半导体基板的步骤；
设置对流经所述晶体管部的电流进行检测的电流感测部的步骤；
设置发射电极的步骤，所述发射电极被设定为所述晶体管部的发射极电位；
设置与所述电流感测部电连接的感测电极的步骤；以及
设置电连接到所述发射电极与所述感测电极之间的齐纳二极管的步骤。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，
所述齐纳二极管的PN结构通过与温度感测部的二极管的PN结构共同的工艺形成。
16.根据权利要求14或15所述的半导体装置的制造方法，其特征在于，所述半导体装置的制造方法包括设置被设定为所述发射极电位且与所述齐纳二极管电连接的发射极电位电极的步骤。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，所述半导体装置的制造方法包括：
设置第二导电型的阱区的步骤，所述阱区设置于所述半导体基板，且被设定为所述发射极电位；
在所述发射极电位电极与所述阱区之间设置层间绝缘膜的步骤；
在所述层间绝缘膜设置接触孔的步骤；以及
在所述接触孔设置将所述发射极电位电极与所述阱区电连接的接触部的步骤。
18.根据权利要求16或17所述的半导体装置的制造方法，其特征在于，所述半导体装置的制造方法包括在所述半导体基板的上方设置将所述发射极电位电极与所述发射电极连接的电极连接部的步骤。
19.根据权利要求14所述的半导体装置的制造方法，其特征在于，所述齐纳二极管的第一导电型的区域通过与所述晶体管部的第一导电型的发射区共同的工艺形成。
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