CN113261089A - 具有挡光边缘排除区的透明基板 - Google Patents

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Abstract

本公开内容的多个实施方式一般涉及光学透明基板,该光学透明基板包括主表面,该主表面具有周围边缘区域和形成在该周围边缘区域上的纹理,该周围边缘区域具有形成于该周围边缘区域中的定向特征结构,该纹理的不透明度大于该主表面的不透明度。

Description

具有挡光边缘排除区的透明基板
背景
技术领域
本公开内容的多个实施方式一般涉及用于探测在电子装置制造过程中所使用的光学透明基板的凹口或平部(flat)的方法和设备。
背景技术
在基板上的电子装置的制造中,通过找到标志部,例如在基板的边缘上的凹口或平部,以在腔室中将基板(例如半导体基板)对准。这些半导体基板通常由硅、锗或硅、锗的某种组合制成,并且一般是不透明的或反射性的,不透明的或反射性的使得可相对简单地利用光进行平部或凹口探测。例如,除了在凹口或平部所处于的区域中之外,光在该基板上的任何点处都被吸收或反射。
然而,当使用光学透明基板时,光以基本上相同于凹口或平部的方式穿过材料。这种透明特性使得几乎不可能利用常规探测硬件进行平部或凹口探测。
因此,需要一种使得能够进行光学透明基板上的凹口或平部的探测的方法和设备。
发明内容
本公开内容的多个实施方式一般涉及可用于电子装置制造中的光学透明基板以及探测光学透明基板的凹口或平部的方法。该探测方法使得能够进行基板的精确定位以及基板的映射(mapping)和/或定位。
在一个实施方式中,公开了一种光学透明基板,该光学透明基板包括主表面,该主表面具有周围边缘区域,该周围边缘区域具有形成于该周围边缘区域中的定向特征结构,并且该光学透明基板包括形成在该周围边缘区域上的纹理,该纹理的不透明度(opacity)大于该主表面的不透明度。
在另一个实施方式中,公开了一种用于电子装置形成的基板。该基板包括主表面,该主表面具有周围边缘区域,该周围边缘区域具有形成于该周围边缘区域中的定向特征结构,并且该主表面具有第一平均表面粗糙度(Ra),并且该基板包括形成在该周围边缘区域上的纹理,该纹理具有大于该第一Ra的第二Ra,其中该周围边缘区域的不透明度大于该主表面的不透明度。
在另一个实施方式中,公开了一种方法,该方法包括以下步骤:提供具有标引特征结构(indexing feature)的光学透明基板,并且在该基板的周围边缘区域上形成纹理,该纹理的Ra大于该基板的主表面的Ra,其中该周围边缘区域的不透明度大于该主表面的不透明度。
附图说明
为了能够详细地理解本公开内容的上述特征,在以上简要概述的本公开内容的更特定描述可参考多个实施方式,其中一些实施方式绘示于附图中。然而应注意到,附图仅绘示出示例性实施方式,并且因此不应视为对范围的限制,并且可允许其他等效实施方式。
图1描绘了基板处理系统的简化示意图。
图2A是光学透明基板的一个实施方式的平面图,在该光学透明基板上有掩模的一部分。
图2B是光学透明基板的另一个实施方式的平面图,该光学透明基板具有形成在周围边缘区域中的纹理。
为了促进理解,尽可能地使用相同的附图标记来表示这些附图中共有的相同元件。可考虑到,一个实施方式的元件以及特征可有益地并入其他实施方式中,而无需进一步叙述。
具体实施方式
本公开内容的多个实施方式一般涉及可用于电子装置制造中的光学透明基板,以及探测光学透明基板的凹口或平部的方法。该探测方法使得能够进行基板的精确定位以及基板的映射和/或定位。除非另有说明,否则本文中使用的术语“基板”或“多个基板”是由平面视角中呈现圆形或矩形的基板所构成,并且该基板由例如玻璃材料或石英材料之类的光学透明材料制成。
图1描绘基板处理系统100的简化示意图。基板处理系统100包含基板定向探测器102和基板平台组件104,该基板平台组件支承光学透明基板105。基板处理系统100也包括控制器106。基板平台组件104保持基板105,并且响应于来自控制器106的信号而使基板105相对于基板定向探测器102旋转和移动。
平台组件104包括基板支承件108和平台驱动器110。基板支承件108是大致圆形的板,基板支承件108利用真空吸盘装置或静电吸盘装置将基板105保持在基本上水平的定向中。平台驱动器110通过轴(未图示)耦接至基板支承件108。驱动器110使轴旋转,以沿着图1中的圆形箭头指示的方向使基板支承件108旋转至多360度。
控制器是通用计算机(例如,包括中央处理单元(CPU)120、存储器122和各种支持电路124,例如电源、高速缓冲存储器、输入/输出(I/O)电路和类似电路),该控制器被编程以使系统100执行用于识别光学透明基板105上的凹口或平部的例程(routine)和方法。替代地,控制器可以是被专门设计或编程来控制系统100的专用微处理器或特殊应用集成电路(ASIC)。
为了执行基板定向,基板105被旋转并且基板定向探测器105将来自光源128的光束126朝向光学透明基板105的周围边缘区域130引导。周围边缘区域130通常为光学透明基板105中未被用于装置制造的区域,并且在本领域中称为边缘排除区(edge exclusionzone)。例如,在从光学透明基板105的边缘132到中心134的径向方向上测量,周围边缘区域130通常是约3毫米(mm)。在该周围边缘区域130中提供了定向特征结构136。定向特征结构136可以是形成在周围边缘130上或中的平部,或是如图1所示的凹口138。当定向特征结构136如图1所示地相对于光束126定位时,光束126到达光电探测器140。当光束126到达光电探测器140时,光学透明基板105可被映射和/或定位,或者由标记装置(未图示)标记。
当使用常规基板时,来自光源128的光在周围边缘区域130中被吸收或反射,或者被以其他方式阻挡以防到达光电探测器140,除非定向特征结构136如图1所示地进行定位。当如本文所述地使用光学透明基板105时,甚至当定向特征结构136未如图1所示地相对于光束126定位时,光束126也可到达光电探测器140。这种透明度使得定向特征结构136的探测变得即使不是不可能也是困难的。
然而,光学透明基板105包括在周围边缘区域130上的纹理145。纹理145对于光束126是不透明的,使得光束126不会到达光电探测器140,除非定向特征结构136如图1所示地定位。纹理145使得能够进行定向特征结构136的探测,且因此使得能够进行光学透明基板105的定向。
纹理145可以是沉积在周围边缘区域130上的一个或多个膜、可以是周围边缘区域130的物理变化、或者可以是这些方式的组合。纹理145使得能够针对对于高紫外光以及在其他带宽中的光呈现透明的基板进行适当的凹口或平部探测。纹理145还使基板弯曲最小化,该基板弯曲是由沉积在光学透明基板105上的薄膜材料的界面应力所造成的。
图2A和图2B分别是光学透明基板200和205的平面图。在图2A中,周围边缘区域130以虚线表示。基板200和205每一个都包括主表面210,该主表面可以是正面表面或背面表面。主表面210和/或基板200及205在周围边缘区域130以内的那部分对于光是透明的。
在图2B中,光学透明基板205包含在周围边缘区域130内或上的纹理145。虽然光学透明基板205的主表面210对光基本上是透明的(例如,不透明度是5%至约10%或更少,但周围边缘区域130的不透明度比主表面210的不透明度大得多。例如,光学透明基板205的主表面210具有如上述的第一不透明度,且上面具有纹理145的周围边缘区域130具有大于第一不透明度的第二不透明度。在一种实施方式中,上面具有纹理145的周围边缘区域130具有约65%至约85%的第二不透明度。如上所述的主表面210的第一不透明度以及上面具有纹理145的周围边缘区域130的第二不透明度是跨多个波长测量的,例如在约400纳米(nm)至约800nm之间测量的。在一些实施方式中,周围边缘区域130的第二不透明度在约400nm至约550nm之间的波长下是约80%至约85%。
此外,光学透明基板205的主表面210的第一表面粗糙度小于周围边缘区域130的第二表面粗糙度。例如,主表面210的平均表面粗糙度(Ra)是约2nm至约3nm,而周围边缘区域130上的纹理145的Ra是约100nm或更大,例如约170nm至约180nm,例如约175nm。
通过激光蚀刻处理、化学蚀刻处理、纹理化处理、或其他改变周围边缘区域130的透明性质的处理而施加纹理145。在一些实施方式中,掩模215(部分示于图2A)放置在光学透明基板200的主表面210之上。掩模215的尺寸设置成覆盖主表面210,同时使周围边缘区域130暴露。
在一些实施方式中,通过激光标记和/或纹理化周围边缘区域130,使用各种半导体处理兼容的薄膜来沉积和图案化周围边缘区域130,或上述方法的组合以形成纹理145,来形成光学透明基板205。可将处理兼容的薄膜留在周围边缘区域130上以用于后续处理。
在其他实施方式中,通过喷砂处理或水喷射处理形成纹理145,该喷砂处理用珠子或沙粒喷射周围边缘区域130以便使用喷嘴将载体气体中的磨料颗粒施加到周围边缘区域130,该水喷射处理将磨料颗粒输送到周围边缘区域130。
如本文公开的光学透明基板105和光学透明基板205的实施方式使得能够在电子装置制造腔室中使用通常用于传统半导体基板的玻璃或石英基板。例如,本文所述的光学透明基板105或光学透明基板205可用于有机发光二极管(OLED)的制造,例如用于纳米级滤色器的制造中。在其他例子中,本文所述的光学透明基板105或光学透明基板205可用于制造针对光学透镜的三维结构以及其他光学装置的制造。
虽然前述内容是针对本公开内容的多个实施方式,但可在不脱离本公开内容的基本范围的情况下设计本公开内容的其他和进一步的实施方式。

Claims (15)

1.一种用于电子装置形成的基板,所述基板包括:
主表面,所述主表面具有周围边缘区域,所述周围边缘区域具有形成在所述周围边缘区域中的定向特征结构;和
形成在所述周围边缘区域上的纹理,所述纹理的不透明度大于所述主表面的不透明度。
2.如权利要求1所述的基板,其中所述主表面的平均表面粗糙度大于所述纹理的平均表面粗糙度。
3.如权利要求1所述的基板,其中所述定向特征结构是凹口。
4.如权利要求1所述的基板,其中所述主表面在约400纳米至约800纳米的波长下包含约5%至约10%的第一不透明度。
5.如权利要求4所述的基板,其中所述纹理包含约65%至约85%的第二不透明度。
6.如权利要求1所述的基板,其中所述主表面的所述不透明度是约5%至约10%。
7.如权利要求6所述的基板,其中所述周围边缘区域的所述不透明度是约65%至约85%。
8.如权利要求6所述的基板,其中所述主表面具有第一表面粗糙度,并且所述周围边缘区域具有大于所述第一表面粗糙度的第二表面粗糙度。
9.如权利要求8所述的基板,其中所述第一表面粗糙度是约2纳米至约3纳米,并且所述第二表面粗糙度是约100纳米或更大。
10.一种用于电子装置形成的基板,所述基板包括:
主表面,所述主表面具有周围边缘区域,所述周围边缘区域具有形成在所述周围边缘区域中的定向特征结构,并且所述主表面具有第一平均表面粗糙度(Ra);和
形成在所述周围边缘区域上的纹理,所述纹理具有大于所述第一Ra的第二Ra,其中所述周围边缘区域的不透明度大于所述主表面的不透明度。
11.如权利要求10所述的基板,其中所述主表面的所述不透明度是约5%至约10%。
12.如权利要求11所述的基板,其中所述周围边缘区域的所述不透明度是约65%至约85%。
13.如权利要求10所述的基板,其中所述定向特征结构是凹口。
14.如权利要求10所述的基板,其中所述主表面在约400纳米至约800纳米的波长下包含约5%至约10%的第一不透明度。
15.如权利要求10所述的基板,其中所述第一Ra是约2纳米至约3纳米,并且所述第二Ra是约100纳米或更大。
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WO (1) WO2020146061A1 (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040067370A1 (en) * 2001-03-05 2004-04-08 Makoto Ebata Film thichness measuring monitor wafer
JP2005109376A (ja) * 2003-10-02 2005-04-21 Canon Inc 透明基板の位置合わせ方法
US20050176208A1 (en) * 2004-01-06 2005-08-11 Hiroaki Uchida Semiconductor wafer and manufacturing method thereof
CN1707760A (zh) * 2004-06-09 2005-12-14 精工爱普生株式会社 半导体基板及半导体基板的薄型加工方法
TWI274396B (en) * 2006-01-11 2007-02-21 Ind Tech Res Inst Transparent wafer with optical alignment function and fabricating method and alignment method thereof
CN101170090A (zh) * 2006-10-23 2008-04-30 三洋电机株式会社 半导体装置及其制造方法
KR20090110086A (ko) * 2008-04-17 2009-10-21 주식회사 하이닉스반도체 반도체 웨이퍼 및 그 형성 방법
CN102725680A (zh) * 2010-01-21 2012-10-10 夏普株式会社 基板、针对基板的曝光方法、光取向处理方法
CN109154784A (zh) * 2016-05-19 2019-01-04 株式会社尼康 基板支承装置、曝光装置、及图案化装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3730134C1 (de) 1987-09-09 1996-05-30 Siemens Ag Schlüsselgerät
US6420792B1 (en) 1999-09-24 2002-07-16 Texas Instruments Incorporated Semiconductor wafer edge marking
JP2001167993A (ja) 1999-12-06 2001-06-22 Hitachi Cable Ltd 化合物半導体ウェハ
KR100458502B1 (ko) 2000-09-06 2004-12-03 삼성전자주식회사 웨이퍼에 인식 부호를 마킹하는 방법 및 장치
JP4071476B2 (ja) * 2001-03-21 2008-04-02 株式会社東芝 半導体ウェーハ及び半導体ウェーハの製造方法
DE60236333D1 (de) 2001-07-04 2010-06-17 Chromagenics Bv DNS-Sequenzen mit anti-repressor Aktivität
US7169685B2 (en) 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
JP2005279659A (ja) 2004-03-26 2005-10-13 Toshiba Corp レーザマーキング方法、レーザマーキング装置、マーク読取方法
JP4617788B2 (ja) 2004-09-10 2011-01-26 信越半導体株式会社 貼り合わせウェーハの評価方法及び貼り合わせウェーハの評価装置
US7611960B2 (en) 2006-04-24 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for wafer backside alignment
US8557715B2 (en) 2006-07-07 2013-10-15 National Cheng Kung University Marking CO2 laser-transparent materials by using absorption-material-assisted laser processing
WO2008136423A1 (ja) 2007-04-27 2008-11-13 Shibaura Mechatronics Corporation 半導体ウェーハ処理装置、基準角度位置検出方法及び半導体ウェーハ
JP2010032372A (ja) * 2008-07-29 2010-02-12 Toshiba Corp エッジ検出方法
JP5504606B2 (ja) 2008-10-22 2014-05-28 株式会社Sumco 半導体ウェーハの品質検査装置
US20120276789A1 (en) * 2009-10-21 2012-11-01 Sicame Australia Pty Ltd Power line coupler
US8859103B2 (en) * 2010-11-05 2014-10-14 Joseph Eugene Canale Glass wafers for semiconductor fabrication processes and methods of making same
US8871605B2 (en) 2012-04-18 2014-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating and orienting semiconductor wafers
US9352466B2 (en) 2012-06-01 2016-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Robot positioning system for semiconductor tools
KR102185659B1 (ko) 2014-02-11 2020-12-03 삼성전자주식회사 웨이퍼의 제조 방법 및 이에 의해 제조된 웨이퍼
US9601436B2 (en) 2014-06-06 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd Method for semiconductor wafer alignment
US20160070161A1 (en) * 2014-09-04 2016-03-10 Massachusetts Institute Of Technology Illuminated 3D Model

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040067370A1 (en) * 2001-03-05 2004-04-08 Makoto Ebata Film thichness measuring monitor wafer
JP2005109376A (ja) * 2003-10-02 2005-04-21 Canon Inc 透明基板の位置合わせ方法
US20050176208A1 (en) * 2004-01-06 2005-08-11 Hiroaki Uchida Semiconductor wafer and manufacturing method thereof
CN1707760A (zh) * 2004-06-09 2005-12-14 精工爱普生株式会社 半导体基板及半导体基板的薄型加工方法
TWI274396B (en) * 2006-01-11 2007-02-21 Ind Tech Res Inst Transparent wafer with optical alignment function and fabricating method and alignment method thereof
US20070159631A1 (en) * 2006-01-11 2007-07-12 Yu-Lin Huang Transparent wafer with optical alignment function and fabricating method and alignment method thereof
CN101170090A (zh) * 2006-10-23 2008-04-30 三洋电机株式会社 半导体装置及其制造方法
KR20090110086A (ko) * 2008-04-17 2009-10-21 주식회사 하이닉스반도체 반도체 웨이퍼 및 그 형성 방법
CN102725680A (zh) * 2010-01-21 2012-10-10 夏普株式会社 基板、针对基板的曝光方法、光取向处理方法
CN109154784A (zh) * 2016-05-19 2019-01-04 株式会社尼康 基板支承装置、曝光装置、及图案化装置

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