CN113178388A - 一种耐高压芯片的制造方法、制造设备和耐高压芯片 - Google Patents

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Abstract

本申请公开了一种耐高压芯片的制造方法、制造设备和耐高压芯片，所述制造方法包括步骤：将高压扩散片进行蚀刻；通过控制第一参数组中的参数比例，以在所述高压扩散片表面沉积形成预设膜厚的半绝缘多晶硅膜；采用具有所述预设膜厚的半绝缘多晶硅膜的高压扩散片以制备得到耐高压芯片；其中，所述预设膜厚的值大于或等于12000埃米；通过形成预设膜厚的半绝缘多晶硅膜，以提升膜厚的方式，增加半绝缘多晶硅膜的耐压能力，在大大优化半绝缘多晶硅膜特性的同时，不影响生产效益。

Description

一种耐高压芯片的制造方法、制造设备和耐高压芯片
技术领域
本发明涉及的是半导体电子元器件制造技术领域，尤其是涉及一种耐高压芯片的制造方法和耐高压芯片。
背景技术
现代电力电子电路中的主回路不论是采用换流关断的晶闸管，还是采用有自关断能力的新型电力电子器件，都需要一个与之并联的功率快恢复二极管，以通过负载中的无功电流，减小主开关器件电容的充电时间，同时抑制因负载电流瞬时反向时由寄生电感感应产生的高电压。近几年来，随着功率半导体器件制造技术的不断进步，电力电子电路中的主开关器件垂直双扩散金属-氧化物半导体场效应晶体管、IGBT等新型功率半导体器件的设计与制造取得了巨大的进步，频率性能不断提高，具有P-i-N结构的快恢复二极管以高耐压和高开关速度成为高压领域应用的首选器件。
目前的耐高压芯片的耐压范围一般为800-1500V，电压超过 1500V后明显耐压不足。
发明内容
本申请的目的是提供一种耐高压芯片的制造方法和耐高压芯片，能够增加耐压能力。
本申请公开了一种耐高压芯片的制造方法，包括步骤：
将高压扩散片进行蚀刻；
通过控制第一参数组中的参数比例，以在所述高压扩散片表面沉积形成预设膜厚的半绝缘多晶硅膜；
采用具有所述预设膜厚的半绝缘多晶硅膜的高压扩散片以制备得到耐高压芯片；
其中，所述预设膜厚的值大于或等于12000埃米；所述第一参数组包括半绝缘多晶硅膜沉积时的第一硅烷蝶阀开启比例、第一笑气蝶阀开启比例和沉积时间，所述第一硅烷蝶阀开启比例的取值范围为 60％至65％，所述第一笑气蝶阀开启比例的取值范围为20％至25％，所述沉积时间的取值范围为90分钟至110分钟。
可选的，所述第一参数组还包括硅烷测试时的第二硅烷蝶阀开启比例，所述第二硅烷蝶阀开启比例的取值范围为35％至45％。
可选的，所述第二硅烷蝶阀开启比例为40％，所述第一硅烷蝶阀开启比例为60％，所述第一笑气蝶阀开启比例为23％，所述沉积时间为90分钟。
可选的，所述将高压扩散片进行蚀刻的步骤前还包括步骤：
使用磷源对硅片进行磷扩散，以在所述硅片的至少一面形成磷扩散结构层；
去除所述硅片的其中一面的所述磷扩散结构层；
使用镓源对所述硅片进行镓扩散，以在所述硅片去除所述磷扩散结构层的一面形成有镓扩散结构层；
使用硼源对所述硅片进行硼扩散，以在所述硅片去除所述磷扩散结构层的一面形成硼扩散结构层；
采用经过所述硼扩散后的硅片制备得到高压扩散片。
可选的，在所述使用镓源对所述硅片进行镓扩散，以在所述硅片去除所述磷扩散结构层的一面形成有镓扩散结构层的步骤中，形成所述镓扩散结构层的温度范围为1200-1300℃，控制所述镓扩散的扩散时间为5至7小时。
本申请还公开了一种耐高压芯片，包括高压扩散片、玻璃和半绝缘多晶硅膜，所述玻璃设置在所述高压扩散片上，所述玻璃包括开口，所述高压扩散片的阳极从所述开口露出；所述半绝缘多晶硅膜覆盖在所述玻璃上；其中，所述半绝缘多晶硅膜的膜厚大于或等于12000埃米。
所述半绝缘多晶硅膜的膜厚在12000埃米至14000埃米之间。
可选的，所述高压扩散片包括磷区、基区和镓硼区，所述磷区为所述耐高压芯片的阴极；所述基区设置在所述磷区上；所述镓硼区设置在所述基区上，为所述耐高压芯片的阳极；其中，所述玻璃设置在所述镓硼区上，所述镓硼区包括镓结和硼结。
可选的，所述磷区包括磷层，所述磷层包括抛光面，所述镓硼区形成在所述抛光面上，所述镓硼区包括硼层和镓硼层，所述硼层包括硼结，所述镓硼层上包括硼结和镓结。
本申请还公开了一种耐高压芯片的制造设备，包括多个扩散装置和调节装置；所述多个不同的扩散装置分别用于实现硅片的磷扩散、镓扩散以及硼扩散；多个调节装置分别用于调节控制硅烷测试时的第二硅烷蝶阀开启比例、半绝缘多晶硅膜沉积时的第一硅烷蝶阀开启比例、第一笑气蝶阀开启比例和沉积时间；其中，所述耐高压芯片的制造设备使用上任一所述的耐高压芯片的制造方法以制得所述耐高压芯片，所述耐高压芯片的半绝缘多晶硅膜的膜厚大于或等于12000埃米。
本申请在高压扩散片表面沉积形成预设膜厚的半绝缘多晶硅膜，预设膜厚的值大于等于12000埃米，通过提升半绝缘多晶硅膜的膜厚的方式，增加半绝缘多晶硅膜的耐压能力，大大优化半绝缘多晶硅膜特性，提高产品良率。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于例示本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1是本申请的一实施例提供的耐高压芯片的制造方法的示意图；
图2是本申请的一实施例提供的耐高压芯片的截面示意图。
具体实施方式
需要理解的是，这里所使用的术语、公开的具体结构和功能细节，仅仅是为了描述具体实施例，是代表性的，但是本申请可以通过许多替换形式来具体实现，不应被解释成仅受限于这里所阐述的实施例。
在本申请的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示相对重要性，或者隐含指明所指示的技术特征的数量。由此，除非另有说明，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征；“多个”的含义是两个或两个以上。术语“包括”及其任何变形，意为不排他的包含，可能存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/ 或其组合。
另外，“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系的术语，是基于附图所示的方位或相对位置关系描述的，仅是为了便于描述本申请的简化描述，而不是指示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，或是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下面参考附图和可选的实施例对本申请作详细说明，需要说明的是,在不相冲突的前提下,以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。
如图1所示，作为本申请的一实施例，公开了一种耐高压芯片的制造方法，包括步骤：
S1：将高压扩散片进行蚀刻；
S2：通过控制第一参数组中的参数比例，以在高压扩散片表面沉积形成预设膜厚的半绝缘多晶硅膜；
S3：采用具有预设膜厚的半绝缘多晶硅膜的高压扩散片以制备得到耐高压芯片；
其中，预设膜厚的值大于或等于12000埃米，第一参数组包括半绝缘多晶硅膜沉积时的第一硅烷蝶阀开启比例、第一笑气蝶阀开启比例和沉积时间，所述第一硅烷蝶阀开启比例的取值范围为60％至 65％，所述第一笑气蝶阀开启比例的取值范围为20％至25％，所述沉积时间的取值范围为90分钟至110分钟。
在本实施例中，通过控制第一参数组，在高压扩散片表面沉积形成预设膜厚的半绝缘多晶硅膜，预设膜厚的值大于等于12000埃米，通过提升半绝缘多晶硅膜的膜厚的方式，增加半绝缘多晶硅膜的耐压能力，大大优化半绝缘多晶硅膜特性，提高产品良率。
具体地，在步骤S1中的高压扩散片主要通过以下步骤制得：
S01：使用磷源对硅片进行磷扩散，以在所述硅片的至少一面形成磷扩散结构层；
S02：去除所述硅片的其中一面的所述磷扩散结构层；
S03：使用镓源对所述硅片进行镓扩散，以在所述硅片去除所述磷扩散结构层的一面形成有镓扩散结构层；
S04：使用硼源对所述硅片进行硼扩散，以在所述硅片去除所述磷扩散结构层的一面形成硼扩散结构层；
S05：采用经过所述硼扩散后的硅片制备得到高压扩散片。
S06：高压扩散片具有降低压降、提高开通速度，提升电流上升率、电压上升率并减少漏电流的显著功能；制得高压扩散片后需要对高压扩散片进行RCA清洗，使用混酸进行蚀刻。
其中，在步骤S01中主要将原硅片表面脏污、氧化层等去除，在步骤S02中，磷扩散时，温度范围1150-1250℃，按照1:4的比例通入氧气2.5LPM氮气10LPM，大约12-17H；硼扩时，即在步骤S05时，温度范围在1200～1300℃范围内，按照4:1的比例通入氧气12LPM 氮气3LPM，如此得到良率更好的高压扩散片。
在步骤S02中，通过喷砂处理，以去除经磷扩散后的硅片的其中一面的磷扩散结，控制硅片厚度在235-245微米，通过喷砂去除磷扩散结和磷扩散源，去除后以进行下一步骤，防止磷扩散结影响抛光，以及残留的磷扩散源造成对硼结的结深和厚度变化。
在步骤S03前，将去除磷扩散结的硅片进行抛光处理，即在硼扩散前也进行抛光，如此使得硼扩散也更加均匀，提高产品的良率；当然在磷扩散前也可以对硅片进行抛光处理，在保证不损害硅片的前提下进行抛光，可以使得硅片与磷接触的的一面更加光滑，使得磷扩散更加均匀。
在步骤S2中，通过控制第一参数组中的参数比例，以在所述高压扩散片表面沉积形成预设膜厚的半绝缘多晶硅膜，半绝缘多晶硅膜沉积是指SIPOS沉积，也叫低压力化学气相沉积法(Low Pressure Chemical Vapor Deposition，LPCVD)，用于氧化硅、氮化物、多晶硅沉积,过程在管炉中执行，在耐高压芯片为晶片的时候，通过通入硅烷和一氧化二氮进行反应以形成半绝缘多晶硅膜；另外，第一硅烷蝶阀开启比例是指具体蝶阀开启的大小与蝶阀全部开启的比值，即在 SIPOS沉积时控制打开第一硅烷蝶阀的阀门打开比例；第一笑气蝶阀开启比例是指具体蝶阀开启的大小与蝶阀全部开启的比值，即在 SIPOS沉积时控制打开第一笑气蝶阀的阀门打开比例，笑气指的是一氧化二氮，沉积时间是指SIPOS沉积时的时间，在按照设定的比例打开第一硅烷蝶阀和第一笑气蝶阀，并且通入纯硅烷气体和纯一氧化二氮，通入硅烷和笑气进行反应时的体积比例为(4.58～4.88)：1。
其中，第一硅烷蝶阀开启比例的取值范围可以为60％至65％，第一笑气蝶阀开启比例的取值范围可以为20％至25％，沉积时间的取值范围可以为90分钟至110分钟。预设膜厚的值大于或等于12000埃米；通过设定对应的第一硅烷蝶阀开启比例、第一笑气蝶阀开启比例和沉积时间以控制形成的半绝缘多晶硅膜的膜厚，得到膜厚大于或等于12000埃米的半绝缘多晶硅膜。
在一些实施例中，第一参数组还可以包括硅烷测试时的第二硅烷蝶阀开启比例；其中，硅烷测试时的第二硅烷蝶阀开启比例是指在进行硅烷测试时，具体蝶阀开启的大小与蝶阀全部开启的比值；其中，第二硅烷蝶阀开启比例的取值范围可以为35％至45％，在SIPOS沉积前，以设定的开启比例打开第二硅烷蝶阀并通入纯硅烷气体，通过设定第二硅烷蝶阀开启比例的取值范围，以改变阀内的耐高压芯片的耐压值，第二硅烷蝶阀开启比例越大，则耐高压芯片的耐压值越高。
在步骤S3中，耐高压芯片是由将步骤S2中得到的具有预设膜厚的半绝缘多晶硅膜的高压扩散片制得，所述步骤S3具体包括：
S31：SIPOS后涂光阻玻璃，经过曝光显影后进行玻璃烧结；
S32：玻璃烧结后作业LTO(低温氧化)，长二氧化硅膜；
S33：将步骤S31后的芯片通过涂胶、曝光、显影将台面氧化层去掉；
S34：步骤S32的芯片进行一次镀镍，进行烧结，再进行二次镀镍然后镀金处理。
S35：镀金后芯片利用激光切割机切割成单个晶粒。
S36：将晶粒进行清洗然后包装。
在本实施例中，在一定的条件下，SIPOS膜厚越厚，耐压越高，将硅烷测试中的第二硅烷蝶阀开启35％-45％，SIPOS沉积中第一硅烷蝶阀开启60％-65％，第一笑气蝶阀开启20％-25％，SIPOS沉积时间为 90-110min，本工艺条件下生成的半绝缘多晶硅膜(SIPOS膜)膜厚可达
Figure RE-GDA0003093230450000091
以上，耐压可达2000V以上。
以下对本申请中在不同参数的情况下制得的耐高压芯片进行实验测试，表一为相同电阻率以及厚度原硅片，经过相同扩散条件后，分五个小组进行SIPOS实验，测试膜厚以及成品电压测试。如以下表一所示：
Figure RE-GDA0003093230450000101
表一
由表一可知，在硅烷测试中第二硅烷蝶阀开启比例，半绝缘多晶硅膜沉积时的第一硅烷蝶阀开启比例、第一笑气蝶阀开启比例和沉积时间等中比例增加或时间增加，得到的耐高压芯片的效果越好，但是在第二硅烷蝶阀开启比例达到35％，半绝缘多晶硅膜沉积时的第一硅烷蝶阀开启比例达到60％、第一笑气蝶阀开启比例达到20％和沉积时间达到90分钟，耐高压芯片的耐压值才超过2000V，且上述参数在设定的范围内，耐压值变化斜率更大，以第二硅烷蝶阀开启比例举例，第二硅烷蝶阀开启比例从10％到25％，比例调整了15％，但耐压值增加了300V，但是从35％到40％，比例调整了5％，但耐压值增加了 200-250.
表二为相同电阻率以及厚度原硅片，经过相同扩散条件后，分五个小组进行SIPOS实验，其中半绝缘多晶硅膜沉积时的第一硅烷蝶阀开启比例、第一笑气蝶阀开启比例和沉积时间等中比例增加或时间等参数保持不变，只改变第二硅烷蝶阀开启比例，如以下表二所示：
Figure RE-GDA0003093230450000111
表二
由表二可知，在半绝缘多晶硅膜沉积中的第一硅烷蝶阀开启比例、第一笑气蝶阀开启比例和沉积时间保持不变条件下，形成的半绝缘多晶硅膜的膜厚不变，但半绝缘多晶硅膜的耐压特性随着硅烷测试第二硅烷蝶阀开启比例的升高而提高。因此，当半绝缘多晶硅膜沉积中的第一硅烷蝶阀开启比例、第一笑气蝶阀开启比例和沉积时间保持不变的情况下，硅烷测试中第二硅烷蝶阀开启比例越高，耐压特性越高。
表三为相同电阻率以及厚度原硅片，经过相同扩散条件后，分五个小组进行SIPOS实验，其中第二硅烷蝶阀开启比例和半绝缘多晶硅膜沉积时的第一硅烷蝶阀开启比例保持不变，改变第一笑气蝶阀开启比例和沉积时间的参数比例，如以下表三所示：
Figure RE-GDA0003093230450000121
表三
由表三可知，当硅烷测试第二硅烷蝶阀开启比例和半绝缘多晶硅膜沉积中的第一硅烷蝶阀开启比例不变时，在沉积时间相同的条件下，第一笑气蝶阀开启比例越高，则半绝缘多晶硅膜的耐压特性越高。因此，若硅烷测试第二硅烷蝶阀开启比例和半绝缘多晶硅膜沉积中的第一硅烷蝶阀开启比例不变，通过改变第一笑气蝶阀开启比例和沉积时间，或只改变第一笑气阀开启比例，不改变沉积时间，能够得到膜厚在12000A以上，且电压测试达到2000V以上的半绝缘多晶硅膜。
表四为相同电阻率以及厚度原硅片，经过相同扩散条件后，分五个小组进行SIPOS实验，测试膜厚以及成品电压测试，其中硅烷测试第二硅烷蝶阀开启比例和半绝缘多晶硅膜沉积中的第一笑气蝶阀开启比例不变，通过改变半绝缘多晶硅膜沉积时的第一硅烷蝶阀开启比例和沉积时间，或只改变半绝缘多晶硅膜沉积时的第一硅烷蝶阀开启比例，不改变沉积时间，以得到膜厚在12000A以上，且电压测试达到2000V以上的半绝缘多晶硅膜，具体实验数据如下表四：
Figure RE-GDA0003093230450000131
Figure RE-GDA0003093230450000141
表四
由表四可知，当硅烷测试第二硅烷蝶阀开启比例和第一笑气蝶阀开启比例不变时，在沉积时间相同的条件下，半绝缘多晶硅膜沉积中的第一硅烷蝶阀开启比例越高，则半绝缘多晶硅膜的耐压特性越高。因此，若硅烷测试第二硅烷蝶阀开启比例和第一笑气蝶阀开启比例不变，通过改变半绝缘多晶硅膜沉积中的第一硅烷蝶阀开启比例和沉积时间，或只改变半绝缘多晶硅膜沉积中的第一硅烷蝶阀开启比例，不改变沉积时间，能够得到膜厚在12000A以上，且电压测试达到2000V 以上的半绝缘多晶硅膜。
表五为相同电阻率以及厚度原硅片，经过相同扩散条件后，分五个小组进行SIPOS实验，测试膜厚以及成品电压测试，其中硅烷测试第二硅烷蝶阀开启比例、半绝缘多晶硅膜沉积中的第一硅烷蝶阀开启比例和第一笑气蝶阀开启比例不变，通过控制沉积时间，以得到膜厚在12000A以上，电压测试在2000V以上的半绝缘多晶硅膜，具体可参考表五：
Figure RE-GDA0003093230450000142
Figure RE-GDA0003093230450000151
表五
由表五可知，硅烷测试第二硅烷蝶阀开启比例、半绝缘多晶硅膜沉积中的第一硅烷蝶阀开启比例和第一笑气蝶阀开启比例不变，且控制在对应的参数范围内时，若沉积时间不在对应的参数范围内，膜厚无法达到12000A，耐压值还是无法到达2000V以上，通过四个参数的共同调整才能够得到膜厚在12000A以上，且电压测试达到2000V 以上的半绝缘多晶硅膜。
在一些实施例中，在高压扩散片表面沉积形成预设膜厚的半绝缘多晶硅膜中，控制硅烷测试中的第二硅烷蝶阀开启比例为40％，半绝缘多晶硅膜沉积中的第一硅烷蝶阀开启比例为60％，第一笑气蝶阀开启比例为23％，沉积时间为90分钟，以形成预设膜厚的值大于或等于12000埃米的预设膜厚的值大于或等于12000埃米。通过改变气体比例的情况下，提升膜厚，以形成大于等于预设膜厚的半绝缘多晶硅膜，保证膜厚的同时，电压测试也可以达到理想值，且同时能提高生产效率。
如图2所示，作为本申请的另一实施例，公开了一种耐高压芯片 100，包括包括高压扩散片、玻璃160和半绝缘多晶硅膜170，所述玻璃160设置在所述高压扩散上，所述半绝缘多晶硅膜沉积形成在所述玻璃160上；其中，所述半绝缘多晶硅膜的膜厚大于等于12000埃米。
所述半绝缘多晶硅膜的膜厚在12000埃米至14000埃米之间。
进一步的，所述高压扩散片包括磷区140、基区130和镓硼区120，所述磷区140为所述耐高压芯片100的阴极；所述基区130设置在所述磷区上；所述镓硼区设置在所述基区上，为所述耐高压芯片的阳极；其中，所述玻璃设置在所述镓硼区上，所述镓硼区包括镓结和硼结，在硼扩散形成硼结前，进行镓扩散形成镓结，如此可以使得在硼扩散时形成的硼结更平缓；所述磷区包括磷层，所述磷层包括抛光面，所述镓硼区形成在所述抛光面上，所述镓硼区包括硼层和镓硼层，所述硼层包括硼结，所述镓硼层上包括硼结和镓结，由于镓扩散浓度低，形成的结远比直接硼扩散形成的结深平缓，大大改善了现有的快恢复二极管产品的电压离散性以及浪涌能力，同时改善快恢复二极管的压降特性。
作为本申请的另一实施例，公开了一种耐高压芯片的制造设备，包括包括多个不同的扩散装置和调节装置；所述多个不同的扩散装置，分别实现硅片的磷扩散、镓扩散以及硼扩散；多个调节装置，调节控制硅烷蝶阀开启比例，以及半绝缘多晶硅膜沉积中硅烷蝶阀开启比例，笑气蝶阀开启比例和沉积时间；其中，所述耐高压芯片的制造设备使用上述实施例中任一所述的一种耐高压芯片的制造方法以制得所述耐高压芯片，所述耐高压芯片的半绝缘多晶硅膜的膜厚大于等于12000埃米。
其中多个扩散装置分别为用于磷扩散的磷扩散装置，用于硼扩散的硼扩散装置以及用于镓扩散的镓扩散装置，各个扩散装置独立，防止共用一个扩散装置造成交叉污染，影响产品生产良率。
需要说明的是，上述磷扩散、硼扩散和镓扩散都在不同的扩散炉中进行，每一种扩散在独立的扩散炉中进行，以防止相互之间的污染，特别注意的是磷扩的时候有硼源在里面出来的产品就作废了，故扩散不能在同一个扩散炉中进行，作为例外的是，其中镓扩散和硼扩散可以在一个扩散炉中进行，相互之间不会交叉感染，且可以形成更加平缓的镓硼层结构。
需要说明的是，本方案中涉及到的各步骤的限定，在不影响具体方案实施的前提下，并不认定为对步骤先后顺序做出限定，写在前面的步骤可以是在先执行的，也可以是在后执行的，甚至也可以是同时执行的，只要能实施本方案，都应当视为属于本申请的保护范围。
以上内容是结合具体的可选实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本申请的保护范围。

Claims (10)

1.一种耐高压芯片的制造方法，其特征在于，包括步骤：
将高压扩散片进行蚀刻；
通过控制第一参数组中的参数比例，以在所述高压扩散片表面沉积形成预设膜厚的半绝缘多晶硅膜；
采用具有所述预设膜厚的半绝缘多晶硅膜的高压扩散片以制备得到耐高压芯片；
其中，所述预设膜厚的值大于或等于12000埃米；所述第一参数组包括半绝缘多晶硅膜沉积时的第一硅烷蝶阀开启比例、第一笑气蝶阀开启比例和沉积时间，所述第一硅烷蝶阀开启比例的取值范围为60％至65％，所述第一笑气蝶阀开启比例的取值范围为20％至25％，所述沉积时间的取值范围为90分钟至110分钟。
2.如权利要求1所述的耐高压芯片的制造方法，其特征在于，所述第一参数组还包括硅烷测试时的第二硅烷蝶阀开启比例，所述第二硅烷蝶阀开启比例的取值范围为35％至45％。
3.如权利要求1所述的耐高压芯片的制造方法，其特征在于，所述第二硅烷蝶阀开启比例为40％，所述第一硅烷蝶阀开启比例为60％，所述第一笑气蝶阀开启比例为23％，所述沉积时间为90分钟。
4.如权利要求1-3任意一项所述的耐高压芯片的制造方法，其特征在于，所述将高压扩散片进行蚀刻的步骤前还包括步骤：
使用磷源对硅片进行磷扩散，以在所述硅片的至少一面形成磷扩散结构层；
去除所述硅片的其中一面的所述磷扩散结构层；
使用镓源对所述硅片进行镓扩散，以在所述硅片去除所述磷扩散结构层的一面形成有镓扩散结构层；
使用硼源对所述硅片进行硼扩散，以在所述硅片去除所述磷扩散结构层的一面形成硼扩散结构层；
采用经过所述硼扩散后的硅片制备得到高压扩散片。
5.如权利要求4所述的耐高压芯片的制造方法，其特征在于，在所述使用镓源对所述硅片进行镓扩散，以在所述硅片去除所述磷扩散结构层的一面形成有镓扩散结构层的步骤中，形成所述镓扩散结构层的温度范围为1200-1300℃，控制所述镓扩散的扩散时间为5至7小时。
6.一种耐高压芯片，其特征在于，包括：
高压扩散片；
玻璃，设置在所述高压扩散片上，所述玻璃包括开口，所述高压扩散片的阳极从所述开口露出；以及
半绝缘多晶硅膜，覆盖在所述玻璃上；
其中，所述半绝缘多晶硅膜的膜厚大于或等于12000埃米。
7.如权利要求6所述的耐高压芯片，其特征在于，所述半绝缘多晶硅膜的膜厚在12000埃米至14000埃米之间。
8.如权利要求6所述的耐高压芯片，其特征在于，所述高压扩散片包括：
磷区，为所述耐高压芯片的阴极；
基区，设置在所述磷区上；
镓硼区，设置在所述基区上，为所述耐高压芯片的阳极；
其中，所述玻璃设置在所述镓硼区上，所述镓硼区包括镓结和硼结。
9.如权利要求6所述的耐高压芯片，其特征在于，所述磷区包括磷层，所述磷层包括抛光面，所述镓硼区形成在所述抛光面上，所述镓硼区包括硼层和镓硼层，所述硼层包括硼结，所述镓硼层上包括硼结和镓结。
10.一种耐高压芯片的制造设备，其特征在于，包括：
多个扩散装置，用于分别实现硅片的磷扩散、镓扩散和硼扩散；以及
多个调节装置，用于调节控制硅烷测试时的第二硅烷蝶阀开启比例、半绝缘多晶硅膜沉积时的第一硅烷蝶阀开启比例、第一笑气蝶阀开启比例和沉积时间；
其中，所述耐高压芯片的制造设备使用所述权利要求1至5任意一项所述的耐高压芯片的制造方法以制得所述耐高压芯片，所述耐高压芯片的半绝缘多晶硅膜的膜厚大于或等于12000埃米。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0120830A2 (en) * 1983-02-14 1984-10-03 MEMC Electronic Materials, Inc. Semiconductor substrate materials having enhanced gettering ability
US4879586A (en) * 1985-11-29 1989-11-07 Telefunken Electronic Gmbh Semiconductor component
CN101794740A (zh) * 2010-02-25 2010-08-04 海湾电子(山东)有限公司 抗高温整流芯片
CN102779764A (zh) * 2012-08-21 2012-11-14 南通明芯微电子有限公司 硅台面半导体器件的pn结保护方法
CN108110062A (zh) * 2017-12-22 2018-06-01 常州星海电子股份有限公司 一种高可靠高压二极管及其制作工艺

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0120830A2 (en) * 1983-02-14 1984-10-03 MEMC Electronic Materials, Inc. Semiconductor substrate materials having enhanced gettering ability
US4879586A (en) * 1985-11-29 1989-11-07 Telefunken Electronic Gmbh Semiconductor component
CN101794740A (zh) * 2010-02-25 2010-08-04 海湾电子(山东)有限公司 抗高温整流芯片
CN102779764A (zh) * 2012-08-21 2012-11-14 南通明芯微电子有限公司 硅台面半导体器件的pn结保护方法
CN108110062A (zh) * 2017-12-22 2018-06-01 常州星海电子股份有限公司 一种高可靠高压二极管及其制作工艺

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